高速率背板连接器的信号完整性分析

发布时间：2017-12-05 10:10

  本文关键词：高速率背板连接器的信号完整性分析

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【摘要】：随着半导体技术的不断发展,在高速数字系统中,时钟频率日益提高至GHz相应地信号传输速率也高达Gbps。高速信号的有效频率也已经达到微波频段甚至毫米波频段,其在传输过程中会由于传输线效应导致信号完整性(Signal Integrity,SI)问题,此时成熟的MHz系统的低速设计方法已经无法适用于高速产品的设计。信号完整性问题主要是由于高速信号经过互连线时产生的回损(Return Loss)、插入损耗(Insertion Loss)、串扰(Crosstalk)等因素引起信号的幅值与相位变形达不到信号接收端的要求。高速率背板连接器作为母板与子板之间信号传递的桥梁,对板级之间的通信起着至关重要的作用。基于服务器及高速数字系统对高速率的需求,目前国外的高速率背板连接器速率已经达到了54Gbps,但国内对25Gbps以上高速率背板连接器的信号完整性研究并不多见。本课题以一款传输速率为25Gbps的高速率背板连接器为研究对象,通过仿真与测试相结合的方式来分析其信号完整性及重要的影响参数。利用三维电磁结构仿真软件HFSS对结构电磁仿真的精确性,对高速率背板连接器进行仿真,取得高速率背板连接器的时域反射阻抗(Time Domain Reflectometer,TDR)、回损、插入损耗、近端串扰(Near End Cross-Talk,NEXT)与远端串扰(Far End Cross-Talk,FEXT)等重要参数。通过仿真分析发现:高速率背板连接器的TDR对寄生容抗和寄生感抗比较敏感,尤其是在高速率背板连接器公头与母头连接的空腔位置。本课题研究对象通过仿真分析以上几个重要参数,优化主要集中在高速率背板连接器内部的尺寸、介电常数?、损耗正切角δ,尤其是介电参数存在频率相关性,其对TDR阻抗、损耗的损害比较大。在对高速率背板连接器优化仿真分析后,通过PCB板测试夹具进行测试分析。本课题主要通过矢量网络分析仪(Vector Network Analyzer,VNA)测得以上信号完整性参数,在测试过程中使用直通-反射-传输线(Thru Reflect Line,TRL)校准方法对包含测试板和高速率背板连接器的测试系统进行校准。最后,通过分析仿真与实测得:其中TDR阻抗最低实测84Ω与仿真结果87Ω仅差3Ω;插入损耗由仿真最低值-1.25dB降至实测的-2.34dB,满足大于-3dB的要求;近端串扰和远端串扰满足低于-30dB的标准。实测整体的信号完整性参数与仿真结果的曲线趋势一致,验证了本课题设计的合理性、可靠性。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TM503.5

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本文编号：1254441