高速串行协议触发及解码功能设计
发布时间：2020-08-22 09:23
【摘要】：随着电子信息技术的快速发展,高速串行总线接口技术的应用日益广泛且逐渐成为主流总线接口技术。高速串行总线的大量应用使得人们对高速串行信号的测试需求也随之增长,测试要求也更为严格,只有具有高采样率、高带宽和高存储深度的测试仪器才满足这些要求,在电子信息领域,用途最多的测试仪器是数字示波器。高端示波器具备高速串行协议触发及解码功能已经不可或缺,国内示波器由于采样率和带宽限制,一直无法解码高速串行协议。为此,本设计基于高清晰数字示波器平台,重点研究了示波器中的高速串行协议触发及解码功能,在已有平台的基础上提出了高速串行协议分析解码功能的硬件方案,并在FPGA中设计并实现了PCIe1.0、SATA1.0高速串行协议的实时解码及触发功能。该方案兼容性好:此方案兼容示波器原有的低速协议解码功能,可扩展性强:可以利用此方案解码更多高速串行总线协议。在高速串行协议触发与解码方面达到国内领先水平。本文研究的主要内容如下:1、高速串行总线协议编码规范及数据传输方式研究:本文主要研究了PCIe1.0和SATA1.0两种高速串行协议的编码规范和数据传输方式,针对不同的协议设计合理的解码方案。2、高速串行总线协议编解码算法原理及实现方法研究:PCIe1.0和SATA1.0两种高速串行总线协议的编码和解码方式不同,对两种总线协议的编码和解码算法分别进行研究,最终通过高效快速的算法实现编解码。协议编解码涉及的算法包括协议数据加/解扰算法、并行32bit/16bit CRC校验算法、8B/10B编解码算法、抽点算法、搜索采样边沿算法和帧起始匹配算法。3、高速串行协议触发及解码模块设计:模块划分为协议处理、协议分析、协议解码、协议触发和协议显示几个部分。协议处理模块负责将采样数据经过边沿搜索、抽点、帧头匹配、8B/10B解码、解扰等模块处理后还原为原始协议数据。协议分析模块根据帧结构将原始协议数据分段存储,然后计算CRC的值,最后将数据和CRC校验结果送入协议触发及协议解码模块。触发模块根据用户设置的触发条件产生触发信号。协议解码模块将解码数据、触发标志、数据类型和起始时间等信息打包发送给工控机。工控机作为协议显示模块将协议数据包和协议波形显示在屏幕上完成一次解码。经过对本文设计的高速串行协议触发及解码功能的测试验证,测试结果表明,该功能能够得出正确解码结果,能实现实时解码及触发,能实现深存储模式下协议解码功能,整个高速串行协议触发及解码功能正确实现。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TM935.3
【图文】：
图 2-2 单个 ADC 在 5 GSPS 模式下的工作模式结构图如图 2-2 所示，ADC 的四个子核通过时钟相位的不同实现时间交替采样Hz 的采样时钟作为参考时钟，A 核的采样时钟与参考时钟同相，B 核的与A核的采样时钟反相，C核的采样时钟相比于A核的采样时钟相位滞后的采样时钟相比于 A 核的采样时钟相位滞后 270°，最终 A、C、B、D相位依次滞后 90°采集同一模拟信号，采集的数据根据采样顺序进行重行采集的数据。如图 2-3 所示是单通道 5GSPS 采样率模式 ADC 工作时CLK5GHz
子核的采样数据与其采样时钟相位关系一致。采样数据的顺序表如表 2-1 表 2-1 单 ADC 数据采样顺序表ADC 核 采样数据顺序A 核 N， N+4， N+8， N+12，……B 核 N+2， N+6， N+10， N+14，……C 核 N+1， N+5， N+9， N+13，……D 核 N+3， N+7， N+11， N+15，……在正确配置单片 ADC 的情况下，ADC 的四个子核的采样数据正确排序 5GSPS,而实现 10GSPS 的采集系统可以采用两片 5GSPS 的 ADC 通过时采 集 技 术 完 成 。 当 单 片 ADC 在 5GSPS 模 式 下 采 样 时 间 间 隔1 / 1 / 5 G H z 2 0 0 p ss f ， 而 10GSPS 的 采 集 系 统 的 采 样 时 间 间 隔1/ 1/10GHz 100pss f ，所以采用两片 5GSPS 的 ADC 以 100 ps 的相位样达到 10GSPS 的采样效果[10]。搭建的 10GSPS 的采样系统的时钟相位关2-4 所示。
SPS 的采样数据。速数据发送及接收模块设计DC 高速数据接收模块的设计：本项目单片 ADC 的采集率是 5是 10bit，所以单片 ADC 的数据量高达5G 10bit 50Gbps，据以四路 1.25Gb/s 高速数据流输出。由于现场可编程门阵rogrammable Gate Array）具有实时处理大量高速数据的优势，GA 一对一架构的高速数据接收方式[11]，为了充分发挥 FPGA 实性能并最大限度保证系统工作的可靠性，通常工作时钟是最大右，因此 FPGA 内部的串并转换器 ISERDES 需将接收到的四路流按1：4降速处理，使四路高速数据流转换为16路312.5Mb/s的工作时钟为 312.5MHz，由于 FPGA 内部的 ISERDES 需要转为 312.5Mb/s 数据流。ISERDES 需要两种输入时钟，分别是流的快速时钟 CLK 和用于数据串并转换输出的分频时钟 CLK链路时钟域设计方案如图 2-5 所示。
本文编号：2800523
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TM935.3
【图文】：
图 2-2 单个 ADC 在 5 GSPS 模式下的工作模式结构图如图 2-2 所示，ADC 的四个子核通过时钟相位的不同实现时间交替采样Hz 的采样时钟作为参考时钟，A 核的采样时钟与参考时钟同相，B 核的与A核的采样时钟反相，C核的采样时钟相比于A核的采样时钟相位滞后的采样时钟相比于 A 核的采样时钟相位滞后 270°，最终 A、C、B、D相位依次滞后 90°采集同一模拟信号，采集的数据根据采样顺序进行重行采集的数据。如图 2-3 所示是单通道 5GSPS 采样率模式 ADC 工作时CLK5GHz
子核的采样数据与其采样时钟相位关系一致。采样数据的顺序表如表 2-1 表 2-1 单 ADC 数据采样顺序表ADC 核 采样数据顺序A 核 N， N+4， N+8， N+12，……B 核 N+2， N+6， N+10， N+14，……C 核 N+1， N+5， N+9， N+13，……D 核 N+3， N+7， N+11， N+15，……在正确配置单片 ADC 的情况下，ADC 的四个子核的采样数据正确排序 5GSPS,而实现 10GSPS 的采集系统可以采用两片 5GSPS 的 ADC 通过时采 集 技 术 完 成 。 当 单 片 ADC 在 5GSPS 模 式 下 采 样 时 间 间 隔1 / 1 / 5 G H z 2 0 0 p ss f ， 而 10GSPS 的 采 集 系 统 的 采 样 时 间 间 隔1/ 1/10GHz 100pss f ，所以采用两片 5GSPS 的 ADC 以 100 ps 的相位样达到 10GSPS 的采样效果[10]。搭建的 10GSPS 的采样系统的时钟相位关2-4 所示。
SPS 的采样数据。速数据发送及接收模块设计DC 高速数据接收模块的设计：本项目单片 ADC 的采集率是 5是 10bit，所以单片 ADC 的数据量高达5G 10bit 50Gbps，据以四路 1.25Gb/s 高速数据流输出。由于现场可编程门阵rogrammable Gate Array）具有实时处理大量高速数据的优势，GA 一对一架构的高速数据接收方式[11]，为了充分发挥 FPGA 实性能并最大限度保证系统工作的可靠性，通常工作时钟是最大右，因此 FPGA 内部的串并转换器 ISERDES 需将接收到的四路流按1：4降速处理，使四路高速数据流转换为16路312.5Mb/s的工作时钟为 312.5MHz，由于 FPGA 内部的 ISERDES 需要转为 312.5Mb/s 数据流。ISERDES 需要两种输入时钟，分别是流的快速时钟 CLK 和用于数据串并转换输出的分频时钟 CLK链路时钟域设计方案如图 2-5 所示。
【参考文献】
相关期刊论文 前5条
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相关博士学位论文 前2条
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相关硕士学位论文 前2条
1 唐纯杰;SATA协议分析及其FPGA实现[D];湖南大学;2009年
2 欧阳干;PCI Express物理层的设计与实现[D];国防科学技术大学;2006年
本文编号：2800523
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