基于FPGA的交流伺服系统电流环带宽扩展

发布时间：2018-06-10 02:09

  本文选题：交流伺服系统 + 电流环　； 参考：《华中科技大学学报(自然科学版)》2014年02期

【摘要】：在电流环的数学模型基础上,分析了电流环带宽与电流环路延时的关系,比较了几种典型电流环时序下产生的延时,对电流采样和PWM占空比更新时序进行了改进,并在FPGA中得到了具体的验证和实现.实验结果表明:这种改进的电流环时序克服了原有电流环时序的问题,能在不改变功率器件开关频率和不损失输出电压能力的基础上减小电流环路延时,从而提高电流环带宽,改善电流环和速度环的控制性能.
[Abstract]:Based on the mathematical model of the current loop, the relationship between the current loop bandwidth and the current loop delay is analyzed, and the delay caused by several typical current loop timing is compared. The current sampling and PWM duty cycle updating timing are improved. It is verified and implemented in FPGA. The experimental results show that the improved current loop timing overcomes the original current loop timing problem and can reduce the current loop delay without changing the switching frequency of the power device and the output voltage ability, thus increasing the current loop bandwidth. Improve the control performance of current loop and speed loop.
【作者单位】： 华中科技大学机械科学与工程学院;广州深圳市浩能科技有限公司;
【基金】：科技重大专项基金资助项目(2012ZX04001012) 广东省部产学研重大专项基金资助项目(2012A090300012)
【分类号】：TM921.541

【参考文献】

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【共引文献】

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【二级参考文献】

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本文编号：2001609