高性能模数变换器测试平台设计

发布时间：2021-06-25 02:15

　　雷达和通信系统中使用的模数变换器（analog-to-digital converter, ADC）的带宽和采样率越来越高,接口形式从并口向JESD204B发展。为了满足ADC芯片在开发、生产、评估和应用中进行性能测试的需求,在研究ADC性能指标及其测试方法的基础上,采用高性能可编程逻辑门阵列（field-programmable gate array, FPGA）结合DSP（digital signal processor）的架构,设计了通用的高性能模数变换器性能测试平台,开发了数据采集和性能分析软件,并且针对多款不同接口形式且采样率从240 MSPS（million samples per second）到5 GSPS（gigabit samples per second）的ADC进行了性能测试实验。结果表明,该平台能够满足最新ADC的性能测试需求,具有接口灵活、运算能力强、实时性高等特点。 

【文章来源】：科学技术与工程. 2020,20(20)北大核心

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【部分图文】：

测试平台软件设计

由于ADC采样率不同,数据传输带宽大小不同,而高速ADC接口采样数据传输速率可达数十Gbit/s。采用4x模式,线速率设置为5 Gbit/s的SRIO接口的理论传输速率为4×5 Gbit/s×0.8=16 Gbit/s,无法实现采集样本实时传输至DSP,因此需要用DDR3对采集样本数据进行高速缓存。DDR3理论传输速率为1 600 Mbit/s×64≈100 Gbit/s,可满足高速ADC采集样本数据的实时缓存。为保证设计平台的通用性,其数据缓存设计框图如图7所示。图7中,使用两个异步FIFO(first input first output)解决数据传输过程中的跨时钟域问题,由于DDR3写速率和读速率均远大于ADC采集样本数据速率和SRIO接口数据传输速率,因此FIFO深度设置为64即可满足数据缓存需求。ADC接口采集样本数据根据来自DSP的START信号,开始写入异步写FIFO,FIFO写时钟为ADC接口数据速率时钟,读时钟为DDR3用户时钟。DATA_SWITCH模块根据START信号,开始将采集样本数据写入DDR3,在数据采集完毕后开始控制从DDR3读取数据,并将读取的数据写入异步读FIFO,其状态机设计如图8所示。

设备的总体控制流程如图11所示。DSP通过以太网接收到开始测试命令,通过SRIO接口向FPGA 发出样本采集指令,然后等待接收采集样本数据,采集样本数据接收完毕后,开始频谱分析和参数计算,其运算结果通过以太网呈现给外部主机。由于DSP在数字信号处理方面的天然优势,并且采用C语言编程能够实现较高的灵活性,较容易实现1.2节的频谱分析和参数计算过程。其中需要强调的是,根据谱分析对于分辨率的要求,需要针对特定采样率的ADC采集不同长度的数据样本进行分析。因DSP内的FFT库不支持直接大于32 768点数的FFT运算,因此如果采集样本点数小于等于32 768,则直接调用库函数进行FFT运算。但针对采集样本点数大于32 768的情况,需采用式(6)和式(7)对FFT运算进行拆分,且拆分的长度满足2的整数次幂,即拆分后每一级运算均符合基-2 FFT 运算。由于输出的X(k)为二进制倒位序排列,还需要重新进行排序。

【参考文献】：
期刊论文
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硕士论文
[1]通用信号处理平台硬件设计[D]. 黄辉.北京邮电大学 2018
[2]基于FPGA的高速ADC性能测试系统设计[D]. 刘宾.西安电子科技大学 2017
[3]ADC测试技术研究[D]. 董永新.北京交通大学 2013
[4]基于DSP的高速模数转换器动态测试技术研究[D]. 许弟建.重庆大学 2007



本文编号：3248286