数字电路并行全入度拓扑排序优化算法

发布时间：2017-10-10 09:14

  本文关键词：数字电路并行全入度拓扑排序优化算法

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【摘要】：针对当数字电路的时序难以满足优化目标时要进行设计迭代的问题,通过改进产生线性序列的拓扑排序算法,提出了并行全入度拓扑排序和数字电路并行全入度拓扑排序优化算法.该算法通过对电路的有向图并行全入度拓扑排序,得到电路中插入寄存器可选位置的详细信息;然后结合得到的信息和优化目标,直接选择流水线插入位置优化电路,无需设计迭代.实验结果表明,插入同样级数流水线时,使用文中算法优化的电路面积比重定时优化的减少20%~40%;与经典有效重定时判定算法FEAS相比,该算法拥有更低的时间复杂度.
【作者单位】： 西安电子科技大学宽带隙半导体技术国家重点学科实验室;西南交通大学信息科学与技术学院;
【关键词】： 优化算法 并行全入度拓扑排序 有向图 流水线设计
【基金】：中央高校基本科研业务费专项资金(A0920502051513-67) 国家自然科学基金青年科学基金(61504110)
【分类号】：TN79
【正文快照】： 重定时是由Leiserson等[1]提出的一种很有效的时序电路优化方法.在保证电路功能不变的前提下,通过移动电路中的时序元件位置和改变其数目来优化时序电路.目前已有许多基于经典FEAS(feasible clock period test)算法的改进算法,从最小面积[2]、最小周期[3]等不同指标出发或针对，

本文编号：1005532