65nm工艺下单粒子加固锁存器设计

发布时间：2017-11-13 04:12

  本文关键词：65nm工艺下单粒子加固锁存器设计

  更多相关文章： 软错误 单粒子翻转 单粒子瞬态 加固锁存器 时间冗余

【摘要】：随着工艺尺寸的缩减,单粒子引发的软错误成为威胁电路可靠性的重要原因.基于SMIC 65 nm CMOS工艺,提出一种单粒子加固锁存器设计.首先针对单粒子翻转,使用具有状态保持功能的C单元,并且级联成两级;然后针对单粒子瞬态,将延迟单元嵌入在锁存器内部并与级联C单元构成时间冗余;最后选择基于施密特触发器的电路作为延迟单元.实验结果表明,相比已有的加固设计,该锁存器不存在共模故障敏感节点,还能容忍时钟电路中的单粒子瞬态;版图面积、功耗和时钟电路功耗分别平均下降30.58%,44.53%和26.51%;且该锁存器的功耗对工艺、供电电压和温度的波动不敏感.
【作者单位】： 合肥工业大学电子科学与应用物理学院;合肥工业大学计算机与信息学院;
【基金】：国家自然科学基金(61574052,61274036,61371025,61474036) 安徽省自然科学基金(1608085MF149)
【分类号】：TN432
【正文快照】： 随着集成电路进入纳米尺度,器件尺寸和供电电压不断减小,节点存储的电荷急剧下降,因此电路对辐射粒子(中子或α粒子)引发的电荷收集愈发敏感[1-2].当单个高能粒子穿过硅片时,会电离产生大量的电子空穴对并被节点收集,导致节点的电压出现波动.如果此过程发生于时序元件,可能导

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本文编号：1179033