高速SERDES中自适应均衡器与VCO的设计
本文选题：判决反馈均衡器 切入点：半速率结构 出处：《东南大学》2015年硕士论文 论文类型：学位论文
【摘要】：随着现代社会信息量快速的增长、集成电路性能的不断提升以及多媒体等技术的长足进步,通信数据的传输量必然也以相应的速度增加,故而人们对通信带宽及信号速率的需求也日益增大,SerDes便是在这样的背景下逐渐成为数据传输系统中最常用的结构之一。论文研究的均衡器是应用于接收机的自适应判决反馈均衡器,它位于前馈均衡器之后,用来消除码间干扰的后标分量,论文首先采用了TSMC CMOS工艺设计并仿真了20Gb/s两抽头的自适应判决反馈均衡器,自适应判决反馈均衡器由均衡、误差检测和系数更新三个模块组成,它利用均衡模块去实现均衡效果,利用误差检测模块和系数更新模块实现自适应功能,同时为达到较高的工作速率,判决反馈均衡电路采用了半速率结构。后仿真结果表明,在输入数据速率为20Gb/s,系统时钟为10GHz时,自适应判决反馈均衡器达到了设计要求。论文其次设计了应用于CDR中的压控振荡器,详细论述了电感电容压控振荡器的基本原理,认真分析了压控振荡器的相位噪声模型,并对相位噪声提出几种了优化措施,最终设计了低相位噪声的电感电容压控振荡器。后仿真结果表明,在电源电压为1V,压控振荡器工作速率为20GHz时,相位噪声为-104.1dBc/Hz@1MHz,满足了设计指标。
[Abstract]:With the rapid growth of information in modern society, the continuous improvement of integrated circuit performance and the rapid progress of multimedia and other technologies, the amount of communication data transmission is bound to increase at a corresponding speed. Therefore, the demand for communication bandwidth and signal rate is also increasing. Serdes is gradually becoming one of the most commonly used structures in data transmission systems under this background. The equalizer studied in this paper is applied to the adaptive receiver. The decision feedback equalizer, It is located behind the feedforward equalizer and is used to eliminate the back scalar component of the inter-symbol interference. Firstly, the adaptive decision feedback equalizer with two 20Gb/s taps is designed and simulated by TSMC CMOS technology, and the adaptive decision feedback equalizer is equalized. Error detection and coefficient updating are composed of three modules, which use equalization module to achieve equalization effect, use error detection module and coefficient update module to realize adaptive function, and achieve high working rate. The decision feedback equalization circuit adopts a half-rate structure. The post-simulation results show that when the input data rate is 20GB / s and the system clock is 10GHz, The adaptive decision feedback equalizer meets the design requirements. Secondly, the voltage controlled oscillator used in CDR is designed. The basic principle of the inductance capacitor voltage controlled oscillator is discussed in detail, and the phase noise model of the voltage controlled oscillator is carefully analyzed. Finally, the inductance capacitor voltage-controlled oscillator with low phase noise is designed. The post-simulation results show that when the power supply voltage is 1V and the VCO working rate is 20GHz, The phase noise is -104.1dBcr / Hz@ 1MHz, which meets the design requirements.
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN752;TN715
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，本文编号：1646655
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