基于PDSOI的锁相环电路单粒子瞬变敏感性研究

发布时间：2018-04-01 07:23

  本文选题：单粒子瞬变　切入点：锁相环　出处：《微电子学与计算机》2017年08期

【摘要】：分析了一款基于0.35μm PDSOI工艺的锁相环(PLL)电路的抗单粒子瞬变(SET)能力,利用相位抖动为表征参数评估SET对PLL电路的影响与产生影响的可能性.电路级仿真采用优化过的SET注入模型,提高了仿真预测的准确程度.分析了PLL电路的SET敏感节点与敏感工作状态,仿真与激光测试表明,分频器(DIV)与输出低压正发射极耦合逻辑(LVPECL)是最敏感的电路模块,其内部节点的敏感性与节点分布和电路工作状态关系密切.最恶劣情况下相位抖动可达输出周期的一半左右,分析结果有助于抗SET加固设计.
[Abstract]:This paper analyzes the anti-single particle transient set ability of a phase-locked loop (PLL) circuit based on 0.35 渭 m PDSOI process. The possibility of evaluating the influence of SET on PLL circuit by using phase jitter as the characterization parameter is analyzed. The optimized SET injection model is used in the circuit level simulation. The accuracy of simulation prediction is improved. The SET sensitive node and sensitive working state of PLL circuit are analyzed. The simulation and laser test show that divider Div and output low voltage positive emitter coupling logic are the most sensitive circuit modules. The sensitivity of the internal nodes is closely related to the node distribution and the working state of the circuit. In the worst case the phase jitter can reach about half of the output period. The analysis results are helpful to the design of anti-#en0# reinforcement.
【作者单位】： 中国科学院大学;中国科学院微电子研究所;中国科学院硅器件技术重点实验室;
【基金】：国家自然科学基金项目(61404161)
【分类号】：TN402

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本文编号：1694528