Gzip压缩的硬件加速电路设计

发布时间：2018-04-21 10:10

  本文选题：无损压缩 + Gzip　； 参考：《电子学报》2017年03期

【摘要】：硬件无损压缩技术可以发挥专用电路的速度和功耗优势,被广泛应用于大数据计算以及通信领域.本文以GNUzip(Gzip)数据无损压缩技术为原型设计了一种硬件压缩电路.通过采用双Hash函数、并行匹配处理、面向硬件存储的LZ77压缩存储格式、高效数据拼接器等加速方法,发挥并行计算和流水线结构优势,提升压缩速率.该硬件压缩电路基于Verilog HDL设计,使用现场可编程门阵列(FPGA)进行测试和验证.测试数据表明:与软件压缩方式相比,该硬件压缩电路在获得适中压缩率(65.9%)的同时,其压缩速率得到显著提升,平均压缩速率达171Mb/s,满足网络通信、数据存储等实时压缩应用需求.
[Abstract]:In this paper , a hardware compression circuit is designed based on the lossless compression technique of GNIip ( Gzip ) data . The hardware compression circuit is designed with double Hash function , parallel matching process , LZ77 compressed storage format for hardware storage , high efficiency data splicing device and so on . The test data shows that the hardware compression circuit is based on verilog HDL design , the compression rate of the hardware compression circuit is significantly improved , the average compression rate is 171Mb / s , which can meet the real - time compression application requirements of network communication , data storage and the like .

【作者单位】： 东南大学集成电路学院;
【基金】：国家自然科学基金(No.61571116)
【分类号】：TN702;TP301.6

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本文编号：1781983