改进型CIC抽取滤波器的FPGA实现

发布时间：2018-06-03 06:15

  本文选题：Hogenauer + CIC抽取滤波器　； 参考：《现代电子技术》2017年16期

【摘要】：为了解决以往设计的CIC抽取滤波器存在的数据速率高以及功耗高的问题,研究了改进型CIC抽取滤波器的FPGA实现过程,优化CIC抽取滤波器硬件实现结构,采用FPGA实现抽取滤波器的设计。分析CIC抽取滤波器的硬件实现结构和位宽,通过Hogenauer抽取滤波器结构,得到6级16抽取的CIC硬件实现结构,将该结构变换成4个CIC抽取滤波器的级联式FPGA实现,逐级降低数据速率,提升数据位宽。以FPGA实现CIC抽取滤波器过程中,分析了其运算时寄存器所需的最高位宽,避免产生数据溢出问题。实验结果表明,所设计的改进型CIC抽取滤波器是有效的,可降低数据速率和系统功耗。
[Abstract]:In order to solve the problems of high data rate and high power consumption in the previously designed CIC decimation filter, the FPGA implementation process of the modified CIC decimation filter is studied, and the hardware implementation structure of the CIC decimation filter is optimized. The decimation filter is designed by FPGA. The hardware implementation structure and bit width of CIC decimation filter are analyzed. Through the Hogenauer decimation filter structure, a 6-stage 16-decimation CIC hardware implementation structure is obtained, which is transformed into a cascade FPGA implementation of four CIC decimation filters. Reduce the data rate step by step and increase the data bit width. In the process of implementing CIC decimation filter with FPGA, the maximum bit width of register is analyzed in order to avoid the problem of data overflow. Experimental results show that the improved CIC decimation filter is effective and can reduce the data rate and system power consumption.
【作者单位】： 海南热带海洋学院;
【基金】：国家自然科学基金(10701031) 海南省自然科学基金资助(20166224) 琼州学院实践教改项目(QYSJ2013-001)
【分类号】：TN713;TN791

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本文编号：1971781