一种基于CMOS工艺的异步数字斜坡ADC

发布时间：2018-06-28 04:17

  本文选题：异步 + 数字斜坡　； 参考：《微电子学》2017年02期

【摘要】：设计了一个5位330 MS/s的异步数字斜坡模数转换器(ADC)。采用中芯国际55nm工艺和Cadence Virtuoso软件,对电路进行设计和仿真。供电电源为1.2V,改进后的延迟单元将延迟时间缩短到50ps。另外,该电路中的比较器采用自动关闭方式,节省了功耗。输入电压峰峰值为0.4V时,仿真得到信噪失真比(SNDR)为28.19dB,有效位(ENOB)为4.39位,无杂散噪声动态范围(SFDR)为35.87dB,信噪比(SNR)为31.47dB。
[Abstract]:An asynchronous digital ramp A / D converter (ADC) with 5 bits 330 MS / s is designed. The circuit is designed and simulated by SMIC 55nm process and 55nm Virtuoso software. The power supply is 1.2 V, and the delay time is reduced to 50 PS by the improved delay unit. In addition, the comparator in this circuit adopts automatic closing mode, which saves power consumption. When the peak value of input voltage is 0.4 V, the signal-to-noise distortion ratio (SNDR) is 28.19 dB, the effective bit (ENOB) is 4.39 bits, the dynamic range without stray noise (SFDR) is 35.87 dB, and the signal-to-noise ratio (SNR) is 31.47 dB.
【作者单位】： 同济大学电子与信息工程学院;
【分类号】：TN792

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本文编号：2076696