一种基于FPGA快速进位链的时间数字转换电路

发布时间：2019-04-19 01:15

【摘要】：设计了一种基于FPGA快速进位链的时间-数字转换电路.该电路采用延迟内插技术,引入双链结构消除建立/保持时间对寄存器阵列输出结果的影响,并采用半周期平均延迟测试法,在Xilinx Virtex-4芯片上实测获得了59.19ps的分辨率.该电路采用使能控制模块将寄存器阵列输出结果的锁定时间控制在一个时钟周期内.使用FPGA Editor软件对该电路中单级延迟宏单元进行配置,并利用用户约束文件替代传统的手工布局布线,使得电路具有可移植性.此外,利用该电路对实测芯片中的CLB组合开关参数进行了测试,结果满足数据手册中提供的参数值的范围.
[Abstract]:A time-to-digital conversion circuit based on FPGA fast carry chain is designed. In this circuit, the delay interpolation technique is adopted, the double-chain structure is introduced to eliminate the influence of the establishment / hold time on the output result of the register array, and the half-period average delay test method is used to measure the resolution of the 59.19ps on the Xilinx Virtex-4 chip. This circuit uses an enabling control module to control the locking time of the output of the register array in a clock cycle. The single-stage delay macro unit in the circuit is configured with FPGA Editor software, and the user constraint file is used to replace the traditional manual layout and routing, which makes the circuit transplantable. In addition, the circuit is used to test the parameters of the CLB combinatorial switch in the measured chip, and the results meet the range of the parameter values provided in the data manual.
【作者单位】： 复旦大学专用集成电路与系统国家重点实验室;
【分类号】：TN791

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本文编号：2460466