基于FPGA的概率电路仿真方法研究

发布时间：2019-09-05 14:36

【摘要】：随着IC产业的发展,芯片处理速度快速提高的同时能耗也随之不断增大,而随着CMOS器件尺寸进入纳米时代,各类内部干扰因素对CMOS器件电学特性的影响也愈发明显。同时,随着各类电子产品的加速普及,人们在期望获得更高硬件性能的同时,也希望能够降低设备功耗。针对上述问题,研究者们提出了PCMOS概率器件的概念,即输出并非确定,而是存在概率性错误的CMOS器件。而为了将PCMOS概率电路应用于实际系统中,就要解决如何对其进行仿真建模的问题。基于FPGA的硬件仿真方法具有仿真速度快,仿真过程高度可控等优势,是一种极佳的仿真方式。本文从概率电路底层建模方法出发,对概率电路基本特性进行了全面的介绍,对概率电路开关模型、门电路概率模型进行了详尽的分析。随后对基于FPGA的概率电路仿真方法的仿真速度进行了研究分析,证明了其相对基于PC的仿真方式的仿真速度优势。本文介绍了基于FPGA的单级错误仿真算法,并分析其电路开销。针对单级算法存在的问题,提出了一种新的多级仿真算法,并通过仿真对新算法与已有的单级仿真算法进行了对比分析。仿真结果表明,多级算法可以有效的减小电路开销,从而扩大了FPGA仿真方式的应用范围。本文还针对如何调整电路中各概率单元错误概率的问题进行了研究。首先介绍了一种三步矩阵构建法及其算法过程,分析了其存在的问题,进而提出了一种新的基于最速下降法与二分法的概率调整算法,并对其算法过程进行了详细的分析与仿真,仿真结果证明了二分速降法令概率调整过程更具规律性和方向性,大大加速了调整过程,进而提高了整体仿真速度。
【图文】：

华 中 科 技 大 学 硕 士 学 位 论 文表 3-8 不同错误位宽条件下单级算法整体电路开销和错误分辨率类别 错误位宽 错误分辨率 所需 LUTLUT 增加倍数所需 FF FF 增加倍1196 36 比特 约 1.45*10-111656 11.08 2827 140.351196 24 比特 约 5.96*10-81244 8.08 2060 102.001196 12 比特 约 2.44*10-4837 5.11 1291 63.551196 8 比特 约 3.90*10-3710 4.18 1031 50.55b14 36 比特 约 1.45*10-1117996 15.01 28199 127.18b14 24 比特 约 5.96*10-812474 10.10 19051 85.60b14 12 比特 约 2.44*10-46956 5.19 9902 44.01b14 8 比特 约 3.90*10-35130 3.56 6837 30.083000

华 中 科 技 大 学 硕 士 学 位 论 文表 3-8 不同错误位宽条件下单级算法整体电路开销和错误分辨率类别 错误位宽 错误分辨率 所需 LUTLUT 增加倍数所需 FF FF 增加倍1196 36 比特 约 1.45*10-111656 11.08 2827 140.351196 24 比特 约 5.96*10-81244 8.08 2060 102.001196 12 比特 约 2.44*10-4837 5.11 1291 63.551196 8 比特 约 3.90*10-3710 4.18 1031 50.55b14 36 比特 约 1.45*10-1117996 15.01 28199 127.18b14 24 比特 约 5.96*10-812474 10.10 19051 85.60b14 12 比特 约 2.44*10-46956 5.19 9902 44.01b14 8 比特 约 3.90*10-35130 3.56 6837 30.083000
【学位授予单位】：华中科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN791;TN432

【参考文献】

相关期刊论文 前2条

1 陈杰男;胡剑浩;;基于概率计算的数字滤波器的实现[J];中国集成电路;2010年11期

2 傅惠民,张应福,张少波;解非线性方程组的一元化方法[J];机械强度;1999年03期

相关硕士学位论文 前1条

1 刘沁沂;基于概率计算的FFT实现[D];电子科技大学;2012年

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本文编号：2532274