优化芯片面积的标准单元库改进
发布时间：2019-09-07 07:35
【摘要】：以深亚微CSMC M5324工艺对标准单元建库流程进行系统研究,确立一个性能好、面积相对较小的C~2MOS结构D寄存器,对其进行原理图设计优化、棍棒图绘制、版图设计验证、单元表征和LEF文件提取等操作.LED驱动控制芯片使用自行改进的C~2MOS结构D寄存器,与使用CSMC提供的标准D寄存器相比,整个芯片Core面积减少8.1%,进行MPW验证,工作正常,性能达到要求.
【图文】：
egisterandmakesitsschematicdesignoptimization，drawingsticksdiagram，layoutdesignandverification，cellcharacterizationandleffileextractionandsoon．TheLEDdrivercontrolchipmakesuseofselfimprovedC2MOSstructureDregister，comparedtoadoptingthestandardDregisterwhichisprovidedbyCSMC，thewholechipcoreareaisdecreasedby8．1%．BytheMPWverifitation，thechipisworkednormallyandmettheperformancerequirements．Keywords:stickdiagram;standardcell;cellcharacterization;Milkywayreferencelibrary0引言图1标准单元库建库流程Fig．1Standardcelllibraryprocess随着集成电路技术的迅猛发展，半导体工艺已从深亚微米迈入了纳米级别，晶体管层次设计的复杂程度也越来越高，系统级集成电路芯片的规模也已从最初的大规模(LSI)发展为今天的极大规模(GLSI)，因此采用全定制设计数字芯片已不再是切实可行的方法了．基于标准单元库法设计专用集成电路技术受到广泛青睐，它具有自动化程度高、研发周期短、研发成本低、可靠性高等优点，能在最短的研发时间内，保证芯片最大的成功率．标准单元性能好坏对整个芯片设计的性能、功耗、面积和成品率起着至关重要的作用，而由Foundry提供的标准单元库有一个共性，即单元面积偏大，时序特性较保守等．因此部分集成电路设计公司不惜人力、物力和财力去设计拥有一套自己的标准单元库．自行开发标准的D寄存器单元流程如图1所示．收稿日期:2015－10－19通讯作者:王仁平(1972－)，副教授，主要从事数字集成电路设计方面的研究，rpwang@fzu．edu．cn基金项目:国家自然科学基金资助项目(61404030);福建省教育厅科技资助项目(JA13039)
第1期王仁平，等:优化芯片面积的标准单元库改进http://xbzrb．fzu．edu．cnLED驱动控制芯片基于CSMCM5324工艺进行逻辑综合打平后，Core单元数为342个中就含98个D寄存器，而CSMC提供D寄存器最小面积为15．4μm×36．4μm，如何改进基本D寄存器等标准单元，进一步优化芯片面积，降低芯片成本成为该芯片能否有市场竞争力的关键，1改进D寄存器的设计及验证1．1D寄存器电路结构选择图2CSMC的D寄存器原理图Fig．2SchematicdiagramforCSMCDregisterD寄存器的性能通常用建立时间、保持时间、传播时间和输入到输出的延时来衡量，，衡量建立时间假定工作于最坏的工艺、电压和温度环境下;衡量保持时间假定工作于最好的工艺、电压和温度环境下．对于设计D寄存器标准单元，为提高性能，总是尽可能减小建立时间和时钟到输出的传播延时，对于D寄存器，尤其需要工作在时钟频率很高环境下．实现D寄存器结构有多种多样，基于与门逻辑的传统主从型D寄存器，其优点避免了门延时产生冒险和竞争，时钟负载少，缺点是晶体管数目过多，单元面积大．CSMC的D寄存器原理图如图2所示，基于传输门和多路开关的电路结构，这种结构是最常用的技术，原理清晰，工作稳定，由28个MOS管组成，单元面积较大，最小驱动能力的单元面积为36．4μm×15．4μm，建立时间为3个反相器延时+1个传输门延时，传播时间为2个反相器传播延时+1个传输门延时，输入到输出的延时较长．图3C2MOS结构D寄存器原理图Fig．3SchematicdiagramforC2MOSstructureDregister通过了解各种D寄存器结构的优缺点，综合考虑面积、稳定性、性能和版图实现复杂度等因素，决定采用时钟控制CMOS(C2MOS)结构D寄存器［1］，其原理图如图3所示，这种结构仅需22个MOS管，输入到输出的延时较短，?
【作者单位】： 福州大学物理与信息工程学院;
【基金】：国家自然科学基金资助项目(61404030) 福建省教育厅科技资助项目(JA13039)
【分类号】：TN40
本文编号：2532877
【图文】：
egisterandmakesitsschematicdesignoptimization，drawingsticksdiagram，layoutdesignandverification，cellcharacterizationandleffileextractionandsoon．TheLEDdrivercontrolchipmakesuseofselfimprovedC2MOSstructureDregister，comparedtoadoptingthestandardDregisterwhichisprovidedbyCSMC，thewholechipcoreareaisdecreasedby8．1%．BytheMPWverifitation，thechipisworkednormallyandmettheperformancerequirements．Keywords:stickdiagram;standardcell;cellcharacterization;Milkywayreferencelibrary0引言图1标准单元库建库流程Fig．1Standardcelllibraryprocess随着集成电路技术的迅猛发展，半导体工艺已从深亚微米迈入了纳米级别，晶体管层次设计的复杂程度也越来越高，系统级集成电路芯片的规模也已从最初的大规模(LSI)发展为今天的极大规模(GLSI)，因此采用全定制设计数字芯片已不再是切实可行的方法了．基于标准单元库法设计专用集成电路技术受到广泛青睐，它具有自动化程度高、研发周期短、研发成本低、可靠性高等优点，能在最短的研发时间内，保证芯片最大的成功率．标准单元性能好坏对整个芯片设计的性能、功耗、面积和成品率起着至关重要的作用，而由Foundry提供的标准单元库有一个共性，即单元面积偏大，时序特性较保守等．因此部分集成电路设计公司不惜人力、物力和财力去设计拥有一套自己的标准单元库．自行开发标准的D寄存器单元流程如图1所示．收稿日期:2015－10－19通讯作者:王仁平(1972－)，副教授，主要从事数字集成电路设计方面的研究，rpwang@fzu．edu．cn基金项目:国家自然科学基金资助项目(61404030);福建省教育厅科技资助项目(JA13039)
第1期王仁平，等:优化芯片面积的标准单元库改进http://xbzrb．fzu．edu．cnLED驱动控制芯片基于CSMCM5324工艺进行逻辑综合打平后，Core单元数为342个中就含98个D寄存器，而CSMC提供D寄存器最小面积为15．4μm×36．4μm，如何改进基本D寄存器等标准单元，进一步优化芯片面积，降低芯片成本成为该芯片能否有市场竞争力的关键，1改进D寄存器的设计及验证1．1D寄存器电路结构选择图2CSMC的D寄存器原理图Fig．2SchematicdiagramforCSMCDregisterD寄存器的性能通常用建立时间、保持时间、传播时间和输入到输出的延时来衡量，，衡量建立时间假定工作于最坏的工艺、电压和温度环境下;衡量保持时间假定工作于最好的工艺、电压和温度环境下．对于设计D寄存器标准单元，为提高性能，总是尽可能减小建立时间和时钟到输出的传播延时，对于D寄存器，尤其需要工作在时钟频率很高环境下．实现D寄存器结构有多种多样，基于与门逻辑的传统主从型D寄存器，其优点避免了门延时产生冒险和竞争，时钟负载少，缺点是晶体管数目过多，单元面积大．CSMC的D寄存器原理图如图2所示，基于传输门和多路开关的电路结构，这种结构是最常用的技术，原理清晰，工作稳定，由28个MOS管组成，单元面积较大，最小驱动能力的单元面积为36．4μm×15．4μm，建立时间为3个反相器延时+1个传输门延时，传播时间为2个反相器传播延时+1个传输门延时，输入到输出的延时较长．图3C2MOS结构D寄存器原理图Fig．3SchematicdiagramforC2MOSstructureDregister通过了解各种D寄存器结构的优缺点，综合考虑面积、稳定性、性能和版图实现复杂度等因素，决定采用时钟控制CMOS(C2MOS)结构D寄存器［1］，其原理图如图3所示，这种结构仅需22个MOS管，输入到输出的延时较短，?
【作者单位】： 福州大学物理与信息工程学院;
【基金】：国家自然科学基金资助项目(61404030) 福建省教育厅科技资助项目(JA13039)
【分类号】：TN40
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