纳米工艺下高密度物理设计的时序优化方法

发布时间：2019-10-09 05:19

【摘要】：本文以YHFT-XX芯片XXX模块的物理设计为研究背景,解决在设计过程中所遇到的时序优化问题。YHFT-XX是一款高性能多核DSP芯片,设计目标频率为1GHz,XXX模块主要完成向量运算。XXX模块导入设计初始网表单元数量为195000,Floorplan规划为500μmx1700μm,并在上部左右两侧各预留一个35μmx115μm的矩形,放置电源保护模块,设计面积为840000μm2。在设计中主要挑战为:(1)存储模块内部延时过大,导致时钟树综合质量较差,不能满足顶层设计对于模块的要求,与之相关的读写路径存在大量的建立时间和保持时间违反,布局布线之后设计的整体密度偏高,并出现两个局部密度较高的区域;(2)设计中单元密度偏高,修复大量的建立时间和保持时间违反十分困难。本文的主要工作和创新点体现在以下方面:首先,提出一种有用时钟偏差的多级借用方法,以弥补EDA工具有用时钟偏差借用机制的不足,提高时钟树综合的质量。针对设计中存在的问题,通过详尽的时序分析得出应该从时钟树综合阶段开始优化,利用有用时钟偏差借用机制提高时钟树综合的质量,但是EDA工具中的有用时钟偏差借用机制存在局限性,不能满足设计的要求。因此,通过有用时钟偏差的多级借用方法,时钟树综合少用将近一百个反相器,大量建立时间和保持时间违反得到优化,并将该算法推广到其他模块中运用,同样取得了较好的效果,设计整体单元密度降低约3%,局部密度较高区域降低近2%,修复保持时间违反少用缓冲单元2000多。其次,提出一种高密度物理设计中保持时间违反的修复算法。在时序修复阶段,由于设计中单元密度偏高,时序修复工具在给定的最大搜索范围内找不到足够的空间插入缓冲单元,因此部分路径违反无法修复。针对工具无法修复的路径,在违反路径中找到插入缓冲单元的最优节点,然后在节点附近查找插入缓冲单元的位置,使其在消除单元重叠时移动单元的总代价最小,在消除单元重叠的过程中,不移动时钟树单元和寄存器单元等具有固定属性的单元,以确保对原设计的时序影响最小。通过以上两种改进方法,最终完成签核版本的设计。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN402

【参考文献】