低功耗抗毛刺的双边沿触发器的研究

发布时间：2020-03-18 00:42

【摘要】：由于集成电路的快速发展,集成电路所采用的工艺尺寸不断缩减,集成电路所集成的晶体管数也在随之急剧增加,所需要的时钟频率也大幅增加,因此随之而来也伴随着功耗的迅速增长。近年来,电子穿戴技术的应用越来越广泛,发展速度突飞猛进,造成集成电路的小型化、集成度以及低功耗要求也越来越高。作为数字集成电路的基本组成单元,触发器广泛存在于大规模数字集成电路中。相关研究表明时序电路的时钟功耗在数字集成电路总功耗中是占有很大比重的。在超大规模集成电路中,时钟系统主要由时钟树电路和时序电路组成。因此,在超大规模集成电路设计中,对于低功耗触发器的研究是非常必要的。影响CMOS电路的功耗的因素主要包括:电源电压、时钟信号频率、节点电容以及输入信号的开关活动性等。现有的低功耗技术实现方法主要包括:时钟门控技术、降低电源电压、采用更小的工艺尺寸、减少电路的冗余跳变等。时钟门控技术的工作原理是关断暂时不工作的电路。电源电压由于和具体的工艺尺寸相关,一旦集成电路所采用的工艺尺寸确定了下来,电源电压的大小不可以随意改变,另外一种能够有效降低电路功耗的方法就是尽可能地减少电路中的冗余跳变。由于毛刺广泛存在于数字电路系统中,本文提出了一种能够抗毛刺的低功耗双边沿触发器,其整体思路是采用了C单元成功地阻塞了电路的输入毛刺,减少了电路中的冗余跳变,减少了电路的总功耗,又实现了双边沿触发的功能。双边沿触发器较单边沿触发器的优势是,在实现相同电路功能的情况下,双边沿触发器采用的时钟频率只有单边沿触发器的一半,能够大大减小时钟树的功耗。电路设计需要权衡电路的面积开销和功耗开销,本文中采用了功耗延迟积、面积开销以及时钟树功耗等参数来比较电路的性能,这在一定程度上是相对比较公平的。本文通过使用HSPICE软件全面仿真了提出的电路结构和相关的电路结构,大量的仿真实验结果比较表明,本文提出的双边沿触发器能够有效屏蔽毛刺对电路产生的影响,该双边沿触发器在功耗、延迟、面积开销之间取得了良好的折中,和其他5种双边沿触发器相比较,本文提出双边沿触发器的总功耗平均降低了40.8%~72.6%,有毛刺情况下的总功耗平均降低了70.1%~70.2%,仅仅增加22.9%的平均面积开销、5.9%~6.8%的平均延迟开销。
【图文】：

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的集成电路设计中，由于集成电路规模不大，电路功耗问要问题，电路功耗没能引起电路设计者的特别关注[2]。但随，电路功耗带来了很多问题，例如高功耗可能会带来的散老化、降低芯片可靠性等一系列问题，电路功耗已经成为重要设计因素。近年来，随着便携式电子设备的广泛应用设计要求也越来越高，人们开始更加关注电路功耗。大多机时间都比较短。虽然近年来电池技术发展迅速，但是便用中不得不面临的问题是，不可能为其配备过大的电池，电池只能有一定的能量容量，电池的能量肯定会用完因而过大的电路功耗会严重影响便携式电子设备的耐用性。另备中的 SoC 的复杂度也在不断提高，，其电路功耗也势必会高。图 1.2 和图 1.3 分别是国际半导体技术发展规划( Roadmap of Semiconductors，ITRS)提供的便携式 SoC 复杂随着电路设计人员在不断增加产品功能和缩减尺寸，还需要用寿命。因此，集成电路的低功耗设计就显得十分重要。

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图 1.3 便携式 SoC 功耗趋势Fig 1.3 Portable SoC Power Consumption Trend的研究意义艺尺寸不断缩小，电路的集成度不断提高，电路的时钟功耗已经成为影响芯片性能的重要因素。较高的电路功如，会导致芯片在工作时产生较高的温度，对芯片的散芯片因高功耗产生的高温不能及时散热，就会导致芯片命，严重时会导致芯片发生故障不能正常工作。其次，过高的功耗对其配备的电池带来巨大的挑战，从而会使其续航能力。因此便携式电子设备对低功耗电路设计的耗已经成为集成电路发展的重要障碍[4-7]。电路设计的优点主要包括：电路工作时散发的热量，降低芯片的封装和散热成本。
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN431.2

【参考文献】