一种特殊应用场景下的DDR4写缓冲设计与验证

发布时间：2020-03-23 17:52

【摘要】：随着半导体工艺的发展,芯片的集成度越来越高,运行速率越来越快。但是存储系统的发展和处理器核心运算速度的发展存在不均衡的问题。因此,在时钟速率不同的数据交接部分,缓冲电路必不可少。如何设计合适的缓冲电路,在不占用大量资源的同时还要最大限度的提升系统性能是ASIC设计乃至处理器设计一个十分棘手的问题。专用芯片的访存速度很大程度上能够影响芯片的整体性能。如何处理存储系统和处理器之间的速度差距是ASIC设计中的一个关键点。某特定应用场景下,上级运算器产生大批量原始数据要分类写入到DDR4存储器。正常情况下,分类写入会大大降低带宽利用率。为了提升大量数据分类写入存储器时的带宽利用率,在处理器核心和DDR4存储控制器之间设计了一种分类缓冲电路。1.研究了存储控制器设计和DDR4技术手册,整理得到了DDR4写特性,并参考分析了类似缓冲电路设计,提出了分类缓冲思路来提高写带宽利用率。2.根据系统设计的要求,研究了数据预处理,分类,仲裁,异步交接几个方面,对数据进行了分类缓冲。采用硬件描述语言完成整个电路的设计,研究了设计需要的基础知识点,如同步FIFO、异步FIFO并设计了多入单出FIFO,研究了缓冲区的设计,包括缓冲深度,宽度,地址管理,理论上确定了缓冲的大小。研究了多路仲裁,实现了堆栈式仲裁,矩阵式仲裁,通过算法对比及实现难度选定了多路仲裁采用的算法。3.最后对设计进行UVM验证,搭建了相应的验证环境,通过定向激励和随机激励不断完善测试,搭建检测点收集数据,采用文件对比方法去检查错误,最终验证了代码的正确性,输入输出的数据没有丢失。设计应用于一款ASIC芯片中,在没有任何错误情况下实现了整体的访存性能提升。分类缓冲电路能够给缓冲设计提供一种新的思路,在使用IP时,可以研究IP的特性,结合一些外部电路设计,从而最大程度发挥IP的性能。本设计不仅能够起到缓冲的作用,协调内外写速率不等,还能够最大限度的发挥DDR4的性能,是某款专用芯片设计中十分关键的部分。
【图文】：

状态图,命令解释,状态转换,转移图

２．２邋ＤＤＲ４邋ＳＤＲＡＭ的工作原理逡逑除了上节讲述的结构部分，ＤＤＲ４内部的工作也是一个十分复杂的过程，下逡逑图２＿２是一个比较典型的简易ＤＤＲ４工作状态转换图。这个简化的状态图提供了逡逑可能的状态转换需要的命令，涉及到多个Ｂａｎｋ的情况，包含启用或者禁止片上逡逑终止，并没有完全描述ＤＤＲ４操作的所有事件。逡逑Ｆｒｏｍ邋ａｎｙ邋ｓｔａｔｅ逦＊邋ｓｋｘ邋Ｎ0ｆ－＾逡逑ｒ７＾逡逑—？／Ｐｏｗｅｒ叫一邋ＲＥＳＥＴ—（ｐｒ0ｃｅ邋Ｗ（ｍｕａｌ丨~枺掊澹ǎ蓿╁危ㄥ澹颍澹妫颍澹螅桢澹╁义希郑蓿危ǎ悖幔眨猓颍幔簦蓿浚埃蓿蓿澹洌邋危娑罚峰义纤妗瑰危琋B广卜、逡逑；Ａ＼逡逑Ｐ￡）Ｘ逡逑ａｃｔｉｖｅ逡逑ｗｈｉｔｅ逦ｖ／ｎｎ：逦ｙ＞－．逦？￡ＡＤ逡逑Ｑ＾．，逦．广＾逡逑ｆ邋Ｗｒｉｔｉｎｇ逦＼、逦？、Ｒｅａｄｍｇ

写操作,访问时间

：｜邋Ｔｉｒｍｒ邋Ｂｒｅａｋ邋｜邋ｊ邋Ｔｒａｎｓｉｔｉｏｎｉｎｇ邋Ｄａｔａ邋＼／／／＼邋ｔｋ＞ｎ＇ｌ邋Ｃａｒｅ逡逑图２－３突发写操作逡逑在ＷＲＩＴＥ命令发出之后，数据到达数据总线ＤＱ的时间：ＷＬ＝ＣＷＬ＋ＡＬ＝９ＣＢｕｒｓｔ数据量需要４个时钟周期传输完。在不做任何调度的情况下，后续作分为几种情况讨论。逡逑果当前访问的Ｂａｎｋ己经打开，且命中上次访问的行，贝！Ｊ访问时间短，简中。逡逑果当前访问的Ｂａｎｋ己经打开，但没有命中上次访问的行，则访问时间最页不命中。逡逑果当前访问的Ｂａｎｋ没有打开，则访问时间处于上述两者之间，简称页关表２－３发射命令表逡逑情况分类逦｜后续命令逦｜带宽利用率逡逑中逦ＷＲＩＴＥ逦高逡逑命中逦ＰＲＥ＋ＡＣＴ＋ＷＲＩＴＥ逦极低逡逑
【学位授予单位】：安徽大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN305

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