高密度封装中微小铜柱凸点界面IMC生长及控制研究
发布时间：2020-04-14 21:50
【摘要】：随着现代电子产品向着轻小型化的快速发展,电子行业对于芯片封装集成度的要求越来越高,采用凸点键合的倒装芯片和三维叠层封装的高密度封装形式已经成为业界主流。铜柱凸点作为一种新型的互连结构,兼具优异的导电和导热性能,适用于超细间距互连。然而,在封装尺寸不断减小的趋势下,加载在单个铜柱凸点上的热、电以及机械载荷不断加剧,研究铜柱凸点界面金属间化合物(IMC)的生长规律,并研究如何有效抑制互连界面金属间化合物的生长,提高其在三维封装互连结构中的可靠性,成为目前业界关注的热点。本文利用15μm与25μm两种直径的Cu/Sn结构铜柱凸点,研究其在不同条件时效处理之后,界面处金属间化合物的生长规律,并利用氧化还原的石墨烯薄膜,对键合后金属间化合物的快速生长进行控制。具体内容和结论有:(1)通过加热时效的方法来研究15μm和25μm铜柱凸点稳定性和可靠性,分析得出其界面IMC的生长规律和机理的异同。相同点包括:两种尺寸的微小铜柱凸点界面IMC都会产生Cu_6Sn_5和Cu_3Sn两种金属间化合物,其中Cu_6Sn_5先生成,Cu_3Sn后生成;IMC层的整体厚度会随着时效时间的增长而逐渐变厚;IMC的生长速度会随着时效温度的上升而加快;Kirkendall孔洞会伴随着Cu_3Sn的生成而生成;当扩散进行到一定程度后,IMC会沿着铜柱的外边缘向下生长等。不同点包括:15μm凸点与25μm凸点相比,Cu_3Sn和Kirkendall孔洞生成更困难,铜柱外边缘生长IMC的现象出现和凸点被彻底破坏的时间更晚,界面IMC扩散速率更低,生成的Kirkendall孔洞尺寸也更小。(2)凸点界面IMC逐渐增多的过程,并不是简单的某种IMC增多或两种IMC一起增多的过程,而是两种IMC以及Cu和Sn相互作用的复杂结果。在一定条件下,Cu_3Sn的生成会大量消耗之前生成的Cu_6Sn_5,让Cu_6Sn_5的增长速度减缓、总量趋于稳定甚至减少。(3)在循环电流下使用还原氧化的石墨烯悬浊液的方法,可以在铜微纳米针锥表面获取相对均匀的石墨烯薄层。选取相应样品可以在键合温度120℃、键合时间10 min、键合压力14.63 MPa的条件下与25μm铜柱凸点形成高稳定性的键合。在此条件下,金属原子既可以在键合处理过程中发生扩散从而形成有效键合,又因为石墨烯阻挡层的存在而在时效处理过程中的停止扩散,使得键合界面IMC的快速增长被成功抑制。
【图文】：
电子产业中三维（Three-dimensional, 3D）集成技术的不断进步提供了主要驱动。在 3D 集成技术的发展浪潮中，高密度封装技术对提高集成电路密度具有十分的作用，因而也受到了众多科学家和工程师的广泛关注[2, 3]。.1 高密度封装技术的研究现状如图 1.1，传统电子产品集成使用的技术是将几种独立的微系统功能模块，以（Two-dimensional,2D）方式封装在印制线路板（PrintedCircuitBoard,PCB）上集成[4]。而根据 3D 集成技术的概念，在 3D 架构里，这些功能模块被垂直堆叠个功能模块被放置于单独一层，在层与层之间通过层间互连，实现电气连接。通D 集成技术，Z 方向尺寸的微小增加大大缩小了 X、Y 方向的尺寸，使得微系统体体积显著减小。同时，这种尺寸的减小也缩短了功能模块之间的互连长度，提系统的性能，为实现更高的功能密度和性能需求提供了物理基础。而在这之中，电子原件——芯片的尺寸又很大程度上决定了整个系统的尺寸，所以芯片的高封装技术就成为了其中的一项关键技术。
度封装技术的发展背景摩尔定律[5]（如图 1.2 所示）以及 2011 年国际半导体协会发布的（InternationalTechnologyRoadmapforSemiconductors，ITRS），，芯断减小[6]。至 2020 年，其尺寸将减小至 10 nm 以下。与此同时，端口（Input/Output,I/O）数目和密度却不断增加，这就要求的芯片增加。从芯片电子封装的发展历史可以看出，传统的电子封装技术件的尺寸手段来提高芯片的集成度。然而随着芯片特征尺寸的减望的纳米级电子器件仍处于实验室研究阶段，这一传统的集成方方向上的应用极限[7]。目前，这一问题的主要解决途径包括：（1）尺寸来增加 IC 的功能密度；（2）采用先进的 IC 封装和集成技术装芯片（Flip-chip）、多芯片模组（Multi-ChipModule，MCM）、芯cale-Package，CSP）、系统级封装（System-In-Package，SIP），以及。如今，在 2D 模式下的 IC 功能密度和先进封装集成技术水平已下，只有充分利用 3D 空间，下一代芯片技术才能满足持续增长的从而延续摩尔定律。
【学位授予单位】：上海交通大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN405
本文编号：2627739
【图文】：
电子产业中三维（Three-dimensional, 3D）集成技术的不断进步提供了主要驱动。在 3D 集成技术的发展浪潮中，高密度封装技术对提高集成电路密度具有十分的作用，因而也受到了众多科学家和工程师的广泛关注[2, 3]。.1 高密度封装技术的研究现状如图 1.1，传统电子产品集成使用的技术是将几种独立的微系统功能模块，以（Two-dimensional,2D）方式封装在印制线路板（PrintedCircuitBoard,PCB）上集成[4]。而根据 3D 集成技术的概念，在 3D 架构里，这些功能模块被垂直堆叠个功能模块被放置于单独一层，在层与层之间通过层间互连，实现电气连接。通D 集成技术，Z 方向尺寸的微小增加大大缩小了 X、Y 方向的尺寸，使得微系统体体积显著减小。同时，这种尺寸的减小也缩短了功能模块之间的互连长度，提系统的性能，为实现更高的功能密度和性能需求提供了物理基础。而在这之中，电子原件——芯片的尺寸又很大程度上决定了整个系统的尺寸，所以芯片的高封装技术就成为了其中的一项关键技术。
度封装技术的发展背景摩尔定律[5]（如图 1.2 所示）以及 2011 年国际半导体协会发布的（InternationalTechnologyRoadmapforSemiconductors，ITRS），，芯断减小[6]。至 2020 年，其尺寸将减小至 10 nm 以下。与此同时，端口（Input/Output,I/O）数目和密度却不断增加，这就要求的芯片增加。从芯片电子封装的发展历史可以看出，传统的电子封装技术件的尺寸手段来提高芯片的集成度。然而随着芯片特征尺寸的减望的纳米级电子器件仍处于实验室研究阶段，这一传统的集成方方向上的应用极限[7]。目前，这一问题的主要解决途径包括：（1）尺寸来增加 IC 的功能密度；（2）采用先进的 IC 封装和集成技术装芯片（Flip-chip）、多芯片模组（Multi-ChipModule，MCM）、芯cale-Package，CSP）、系统级封装（System-In-Package，SIP），以及。如今，在 2D 模式下的 IC 功能密度和先进封装集成技术水平已下，只有充分利用 3D 空间，下一代芯片技术才能满足持续增长的从而延续摩尔定律。
【学位授予单位】：上海交通大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN405
【参考文献】
相关期刊论文 前1条
1 于鲲;梁彤祥;郭文利;;倒装片可修复底部填充材料的研究现状及发展[J];半导体技术;2008年06期
本文编号：2627739
本文链接：https://www.wllwen.com/kejilunwen/dianzigongchenglunwen/2627739.html
