一种采用冗余位技术的12位SAR ADC的设计与研究

发布时间：2020-04-29 22:08

【摘要】：随着现代数字信号处理技术和计算机技术的发展,信息处理越来越趋于数字化。作为连接模拟域和数字域的关键器件,模数转换器显得越来越重要。相对于其它类型的模数转换器,逐次逼近型模数转换器在功耗和面积等方面都有很大优势,是模数转换领域的研究热点。本文基于40nm CMOS工艺,设计了一款带有冗余位的12 bit SAR ADC。在保证SAR ADC性能的基础上,完成了亚稳态处理、失调校准以及电容失配校准工作。通过亚稳态检测电路检测ADC正常工作时比较器是否处于亚稳态,当比较器处于亚稳态时,使用PN码作为比较器输出,而无需继续等待比较器的比较结果,避免了由于亚稳态导致的低位码字缺失,提升了ADC速度和性能。不同于传统的二进制权重结构,本设计的SAR ADC包含一位冗余位。该冗余位对高位的CDAC建立误差、比较器比较误差均有一定的容忍能力,可以带来ADC性能上的提升。冗余位对本设计的失调校准和电容失配校准都有不可或缺的作用。对于满摆幅的输入信号,冗余位可以提供冗余码字空间。本设计利用该冗余空间容纳失调电压,结合数字电路发明了一种新的失调电压校准算法,该校准算法能够将失调电压降低至1LSB以内。最后,结合亚稳态和冗余位本设计还完成了电容失配校准工作。比较器出现亚稳态被认为是对输入的“近似量化完成”,由此,得到理想量化码字,该理想量化码与ADC实际量化码之差用来反映亚稳态位的电容失配,并在ADC实际工作过程时以输出码减去此失配,即完成电容失配校正。电容失配校正算法结合数字电路实现。仿真验证表明电容失配校正能够提升1.4 bit的有效位数。SAR ADC的整体电路前仿真结果显示,输入满摆幅40.14MHz正弦信号,150MHz采样频率条件下,有效位数为11.86bit,功耗为9.27mW,优值为17fJ/conversion-step。
【图文】：

论文,信号带宽,功耗

ISSCC和VLSIADC论文[11]

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图 1-2 SARADC 会议论文数量趋势1975 年，美国加州大学伯克利分校的 J.L.McCreary 和 P.R.Gray 教授首次通过电容阵列的电荷重分配方式实现了 SARADC，并展现了其低功耗的优势[12]。2002 年，Infineon 公司的 F.Kuttner 提出冗余技术（Redundancy），该技术提出采用非二进制权重的 CDAC 电容阵列可以纠正因转换过快而出现的错判情况，这为提高 ADC 的转换速率开拓了一种途径[13]。2006 年加州大学伯克利分校 S.W.Chen 提出采用异步时序的 SAR ADC，每一位的量化时间由比较器的工作延时和控制逻辑的固定延时构成。相对于同步时序，这种时序避免了低位量化时的时间浪费，有效节省了总的转换时间，，提高SAR ADC的速度，这为 SAR ADC 能够进入中高速 ADC 研究领域起到重要的推动作用[14]。2010 年，Chun-Cheng Liu 等基于 65nm 工艺设计了一个 10 位 100MSPS 的 SAR4
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN792

【参考文献】