基于CMOS与非易失混合集成器件的重离子辐射效应研究
发布时间：2020-05-13 16:56
【摘要】：先进工艺集成电路往往具备度高集成度、高性能等优势,展现了良好的航天应用前景,但随着集成电路工艺的发展,新型的小尺度纳米器件、新材料与新结构器件、混合集成器件、异质集成以及三维集成器件均呈现出辐射效应的新特性与分析的复杂性,开展相关课题的研究工作具有重要意义。本文针对典型CMOS(Complementary Metal Oxide Semiconductor)与非易失混合集成器件,包括SONOS(Silicon Oxide Nitride Oxide Semiconductor)工艺NVSRAM(Non-volitale Static Random Access Memory)、薄厚栅氧反熔丝工艺PROM(Programmable Read Only Memory)与Flash工艺FPGA(Field Programmable Gate Array),利用重离子研究了该类型混合集成器件辐射效应的物理规律,分别对CMOS电路模块与非易失性电路模块的重离子辐射效应进行了分类研究,深入分析了各种辐射效应的物理机制,数据对其抗辐射加固与空间应用具有指导意义。针对130 nm SONOS工艺NVSRAM器件,利用不同种类与能量的重离子研究了器件CMOS工艺6T SRAM单元与SONOS工艺非易失单元的辐射效应。获得了重离子径迹特性、器件工作电压、环境温度以及外围电路等对6T SRAM单元单粒子翻转(Single Event Upset,SEU)的影响规律,在此基础上分析了重离子径迹结构影响多位翻转的物理机制,并提出了器件电压作用下的临界电荷与收集电荷竞争机制模型;发现了深亚微米工艺SONOS非易失单元具备优良抗辐射性能,翻转阈值可达60.9 MeV/(mg/cm~2),同时在高LET(Linear Energy Transfer)值条件下观测到SONOS非易失单元发生了少量硬错误,但该硬错误均随着时间快速减少并完全消失,该现象与重离子在SONOS晶体管中引入的缺陷退火特性相关。针对130 nm薄厚栅氧反熔丝工艺抗辐射PROM器件,研究了重离子引起CMOS工艺外围电路(读出译码电路、控制电路以及电源管理模块等)辐射效应的物理规律,对重离子引起器件内部缓冲器、寄存器以及地址计数器发生的翻转错误进行了归类分析;在高LET值与大注量重离子辐照条件下,检测到薄厚栅氧反熔丝非易失单元发生了少量的硬错误,该现象是因为重离子入射未编程的反熔丝单元引起了栅氧击穿,但其击穿强度弱于编程电压下的击穿结果;对该类型混合集成器件的抗辐射加固设计进行了分析,指出采用冗余设计、滤波加固、锁定(Latchup)保护环加固等方法提升CMOS工艺电路的抗辐射性能,通过对反熔丝非易失单元进行冗余备份可以极大的提升其数据存储的可靠性。针对220 nm Flash工艺FPGA器件,利用高能重离子微束装置成功对其D触发器(D-Flip-Flop,DFF)链(CMOS工艺)的翻转敏感区进行了成像,首次将高能重离子微束应用于超大规模集成电路的辐射效应分析;根据DFF链的逻辑配置图与带位置反馈的错误输出技术,利用重离子微束反向分析了FPGA器件内部逻辑块的分布规律,结果显示该器件的逻辑块物理版图排布与其逻辑地址排布相同;在~(86)Kr离子辐照实验过程中,Flash开关单元与经三模冗余加固的DFF链均免疫于SEU与SEL,但在~(209)Bi离子高LET值辐照实验后,FPGA出现了无法重新配置的现象,说明器件中的部分Flash开关单元因发生硬错误失去了写入功能,深入分析FPGA中Flash开关的辐射效应,发现其发生硬错误的单元为未存储电荷的单元。
【图文】：
器件工艺尺寸的缩小，器件的工作电压也相应得到了减小，进点发生单粒子翻转的临界电荷量，使器件发生单粒子效应ear Energy Transfer)值降低[11、12]。与之相反，尺寸的缩小同域的面积，进而降低了电路节点的沉积电荷量，在一定程度上射能力。大量的实验结果显示，单比特位的翻转截面随着工艺趋势（如图 1-1 所示）[29-31]，因为其较小的灵敏区域面积大大发生概率。尽管如此，器件的总翻转截面随工艺尺寸缩小依然器件高的集成度使不同单元间的电荷共享概率大大增加，多位动成为纳米器件单粒子效应的主要贡献[25、27、29、32-34]。针对器件享问题，传统的加固设计如 DICE(Daul Interlocked Cell)、路多可以通过调节多敏感节点的分布距离来降低共享概率，但路中，以上多敏感节点的调节距离有限。已有试验结果显示，节点，使用 DICE 加固的寄存器翻转截面与未加固结构并未有大2 所示[30]。对于 14 nm、10 nm 以及以下工艺节点，常规的电路有的挑战，继续开展相关创新性的理论研究非常有意义。
图 1-2 DICE 加固与未加固器件翻转截面随工艺尺寸的变化趋势[30]图 1-3 SEMT 测量电路版图与测量结果[35]2）新结构、新材料的应用对器件辐射效应的影响统的器件辐射效应多关注 CMOS 工艺器件，随着工艺尺寸的缩小 与 UTB(Ultra Thin Body) SOI(Silicon On Insulator)工艺的39、40]。对于 FinFET 结构的器件，，由于栅极呈立体结构，其辐射
【学位授予单位】：兰州大学
【学位级别】：博士
【学位授予年份】：2019
【分类号】：TN405
本文编号：2662254
【图文】：
器件工艺尺寸的缩小，器件的工作电压也相应得到了减小，进点发生单粒子翻转的临界电荷量，使器件发生单粒子效应ear Energy Transfer)值降低[11、12]。与之相反，尺寸的缩小同域的面积，进而降低了电路节点的沉积电荷量，在一定程度上射能力。大量的实验结果显示，单比特位的翻转截面随着工艺趋势（如图 1-1 所示）[29-31]，因为其较小的灵敏区域面积大大发生概率。尽管如此，器件的总翻转截面随工艺尺寸缩小依然器件高的集成度使不同单元间的电荷共享概率大大增加，多位动成为纳米器件单粒子效应的主要贡献[25、27、29、32-34]。针对器件享问题，传统的加固设计如 DICE(Daul Interlocked Cell)、路多可以通过调节多敏感节点的分布距离来降低共享概率，但路中，以上多敏感节点的调节距离有限。已有试验结果显示，节点，使用 DICE 加固的寄存器翻转截面与未加固结构并未有大2 所示[30]。对于 14 nm、10 nm 以及以下工艺节点，常规的电路有的挑战，继续开展相关创新性的理论研究非常有意义。
图 1-2 DICE 加固与未加固器件翻转截面随工艺尺寸的变化趋势[30]图 1-3 SEMT 测量电路版图与测量结果[35]2）新结构、新材料的应用对器件辐射效应的影响统的器件辐射效应多关注 CMOS 工艺器件，随着工艺尺寸的缩小 与 UTB(Ultra Thin Body) SOI(Silicon On Insulator)工艺的39、40]。对于 FinFET 结构的器件，，由于栅极呈立体结构，其辐射
【学位授予单位】：兰州大学
【学位级别】：博士
【学位授予年份】：2019
【分类号】：TN405
【参考文献】
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2 刘征;陈书明;陈建军;秦军瑞;刘蓉容;;Parasitic bipolar amplification in a single event transient and its temperature dependence[J];Chinese Physics B;2012年09期
3 陈建军;陈书明;梁斌;邓科峰;;New insight into the parasitic bipolar amplification effect in single event transient production[J];Chinese Physics B;2012年01期
本文编号：2662254
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