CMOS像素探测器芯片中的像素电路研究与设计

发布时间：2020-05-13 15:11

【摘要】：CMOS像素探测器芯片是高能物理实验、空间物理探测和智能数字医疗领域中探知粒子存在、探测粒子径迹、研究粒子性质的关键技术。这些基本科学问题的研究将帮助我们理解宇宙万物存在的奥秘并影响未来数十年科学的发展。本文对CMOS像素探测器芯片中的像素阵列进行了深入研究,设计了像素阵列电路及版图。对商用180nm CIS(CMOS Image Sensor)工艺的电荷敏感器件进行建模与仿真,综合考虑关键工艺参数对电荷收集效率、时间以及等效电容的影响,确定电荷敏感器件最佳结构及偏置电压。以此结构仿真~(12)C~(6+)不同入射位置的收集电荷范围,为像素电路设计提供输入电流。采用低功耗高灵敏度结构设计像素电路,其中模拟前端电路具有放大和比较的功能,阈值电荷为325e~-,且为外部可调,功耗(电流)为100nA/pixel,输出持续时间为1-3μs,填充因子可达100%。数字存储电路用于存储击中信息以便输出击中像素地址,可配置为正常、屏蔽和测试三种工作模式。单个像素版图尺寸为25.76μm×24.76μm。为了正确输出击中像素地址信息,采用优先级编码电路结构设计低功耗快速地址读出电路,该结构的优势在于只读出被击中像素的地址而忽略未击中像素,以此大大提高读取速度并降低功耗,可实现单个时钟周期(25ns)输出单个击中像素原始地址。对外围读出控制模块进行RTL设计及后端实现,用于配置像素的不同工作模式,控制并输出击中像素完整地址信息。最后对像素电路、地址读出电路及外围读出控制模块进行混合仿真验证,并设计像素阵列整体版图,尺寸为2609.76μm×3391.97μm。
【图文】：

框图,整体结构,框图,电荷

哈尔滨工业大学工程硕士学位论文的低噪声前端电路，提高探测精度及效率[19]，并提出 OrthoPix 和 AERD（Address-Encoder and Reset-Decoder）两种新型芯片阵列读出结构，从而提高事例读出速率，减小积分时间，提高抗辐射能力[20,21]。2012 年， PLAC 以低本底、低噪声为设计要求，提出了 “ 顶层金属”( Topmetal )结构，利用开窗的顶层金属收集外界电荷[22]，并设计了一系列芯片。Topmetal-I 是该系列的第一代芯片，其结构如图 1-1[3]所示，主要包括像素阵列、DAC、数字控制电路、模拟读出和数字读出电路等。流片结果表明该芯片具备直接收集电荷的能力，，验证了顶层金属理论的可行性。但是由于其内部没有电荷敏感放大器，顶层金属收集的电荷直接通过源跟随器输出，等效电荷噪声 ENC（Equivalent Noise Charge）为 330e-，相比较于顶层金属收集的电荷，该噪声较大，因此只适用于对噪声要求不高的高能物理实验，未达到低本底、低噪声的基本要求[23]。

框图,整体结构,框图,强子对撞机

图 1-2 Topmetal-II 整体结构框图[3]国外的高能物理实验发展较早，技术成熟，具有代表性的有：欧洲核子中心 CERN 的大型强子对撞机 LHC 相关实验；美国布鲁克海文国家实验L (Brookhaven National Laboratory) 中相对论重离子对撞机 Relativistic Heavy Ion Collider)上的 STAR(Solenoidal Tracker at RHIC)实验反质子与离子研究装置 FAIR (Facility for Antiproton and Ion Research)上缩重子物质 CBM (Compressed Baryonic Matter)实验等等[2]。目前，最为著名的是世界上规模最大、能量最高的欧洲核子研究中RN 的大型强子对撞机 LHC，由数十个国家（包括中国）参与建造，包ICE、ATLAS（A Toroidal LHC Apparatus）、CMS（Compact Muon Soleno LHCb（LHC-beauty）四个实验，是国际先进水准粒子探测器的典型代表[ICE 主要研究夸克一胶子等离子体 QGP (Quark-Gluon Plasma)的特性，91 年开始研发，经过了 17 年的研究和建造，于 2008 年正式运行。AL的内部径迹系统 ITS(Inner Tracking System)是最靠近碰撞顶点的探测系
【学位授予单位】：哈尔滨工业大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN402

【相似文献】