基于移动基带芯片子系统控制模块的PCIE低功耗设计与验证

发布时间：2020-05-15 16:46

【摘要】：近年来随着芯片集成度和复杂度的提高,芯片的功耗也随之快速增长。芯片功耗过大会导致一系列问题,比如器件稳定性变差、封装可靠性降低及电子产品续航能力下降等。功耗已成为影响集成电路发展的重要因素,而在低功耗设计研究方面的进展变得愈加关键。芯片的低功耗设计在各个设计层次上都有对应的设计方法,本次论文的研究着重进行在RTL级上的低功耗设计的研究。本次论文希望通过对目前芯片低功耗设计方法的理解,以及对PCIE模块低功耗机制的分析,研究在RTL级上基于子系统控制模块的降低PCIE模块功耗的低功耗设计方法。首先通过查阅有关SOC低功耗设计的相关资料,并研究工程中已有的SOC低功耗设计,对现阶段常用的几种低功耗设计的思想和方法进行分析,掌握基本的RTL级低功耗设计相关的理论和思路。然后对PCIE模块的基本架构和功能进行理解,并分析PCIE模块内部已有的电源管理机制。同时理解芯片子系统控制模块的基本架构和功能,并分析控制模块与子系统内部其它模块进行交互的机制。之后分别通过对PCIE模块的电源和时钟进行控制的思路实现在RTL级上的两种PCIE低功耗设计方法。论文实现的两种PCIE低功耗设计方法的思路如下。第一种是通过PCIE模块与子系统控制模块之间的交互,在PCIE内部进行电源状态转换的同时关断不需要工作的PCIE电源域的电源。第二种是通过检测对应的PCIE电源域的工作状态,动态调整工作时钟的频率,实现空闲状态下时钟频率的自动降低。论文在最后对所实现的两种PCIE模块的低功耗设计进行了功能验证和功耗仿真,并且功耗数据结果表明第一种设计能够降低约27.0%的PCIE Controller运行功耗,第二种设计能够降低约1.5%的PCIE Controller运行功耗,而同时实现两种设计则能够降低约27.4%的PCIE Controller运行功耗,从而验证了本次设计达到了预期的目的,即通过硬件机制更大程度的降低了PCIE模块在运行过程中所产生的功耗。本次论文中的PCIE低功耗设计与以往项目中的不同点在于通过对硬件机制的调整实现PCIE模块运行过程中对其电源和时钟更大程度上的自动控制。其一,在UPF文件中加入保持单元实现在电源域断电前保存模块信息,并允许在L12链路电源状态下对VMAIN电源域进行关断,从而实现通过硬件机制自动关断VMAIN电源域的功能。其二,通过判断VMAIN电源域中模块的工作状态来选择空闲状态下的时钟频率或工作状态下的时钟频率,从而实现通过硬件机制自动调整工作时钟频率的功能。论文中提出的低功耗设计方法基于对现阶段常用低功耗设计思想的研究以及项目中已有设计的分析,并通过功能验证和功耗仿真保证了设计的正确性,具有良好的项目基础和实用价值。
【图文】：

示意图,链路,示意图

在进行 PCIE 低功耗设计前，需要对 PCIE 模块的架构和功能进行了解。本节对PCIE 的架构及其内部各模块的功能进行了介绍，同时重点对 PCIE 基于数据包的事务交互进行了分析。3.1.1 PCIE 架构PCIE 是一种通用的串行高速数据传输接口，可以用于互连所有的外围 I/O 设备从而使设备之间进行交互[25]。PCIE 通过点对点的方式对两端设备进行互连。两端设备之间的 PCIE 连接叫做 PCIE 链路。最基本的 PCIE 链路包含两个低压的差分驱动信号对，即一个发送信号对和一个接收信号对。链路在每个方向上可以有 X1，X2，X4，X8，X12，X16，X32 个信号对。一个 PCIE 链路其实就是两端设备之间的一个物理连接，其所对应的 PCIE 通道在两个相反的方向上都由信号对组成。如图 3.1 所示，一个 X1 链路有一个通道，也就是说在每个方向上有一对差分信号，那么总共是四个信号。PCIE 链路上的信号对叫做 PCIE 通道，而设计者可以根据事先给定的 PCIE 链路要求来决定 PCIE 通道的数量。

示意图,电源,设计流程,示意图

西安电子科技大学硕士学位论文以及保持寄存器等。由于 UPF 文件在整个 IC 设计流程中的各个环节上是通用的，，所以降低了低功耗设计可能存在的风险[28]。相比于传统的 IC 设计流程，UPF 文件的出现使低功耗分析进行在 IC 设计流程中更早的阶段，从而有利于更早的进行电路功耗的优化。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN402

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