基于40nmCMOS工艺的高性能抗SET锁相环研究与设计

发布时间：2020-05-26 00:53

【摘要】：对于数字集成电路来说,其实现各种功能,都离不开稳定可靠的时钟,基于此通常会使用锁相环来生成稳定时钟,因此设计高性能锁相环是很有必要的。此外随着我国航天事业的发展,对于集成电路的设计提出了严苛的要求,这主要是因为复杂的太空环境对集成电路容易造成重大影响。本文出于工程实际需要,基于40nmCMOS工艺完成一款抗单粒子瞬变锁相环设计为DSP提供稳定时钟。对于SET对锁相环的影响,通过激光实验进行了模拟:根据轰击不同的位置确定了各模块的影响,最终通过对数据的处理进行了分析,观察到PFD对锁相环的影响是抖动增加,而DIV则是造成失锁不可恢复,VCO部分存在抖动增加,失锁可恢复以及失锁不可恢复等现象。除此之外对锁相环各模块的工作原理进行了分析,针对各模块需要注意的问题和常用结构进行了说明,并进行了比较,还基于激光实验给出各模块抗辐照的加固方法。具体到各模块则是:对于PFD,针对鉴相死区进行了说明,并采用在复位端引入一定的延迟的方法进行了消除,对其进行加固主要是通过改进D触发器,通过仿真验证,该PFD不仅能够实现正常的鉴相功能并且具有良好的抗辐照性能;对于DIV,则是介绍双模预分频的工作原理与设计实现方式,采用了三模冗余的加固方法对高频部分进行了加固;针对电荷泵的各种问题与常用的实现方式进行了说明,然后给出了可编程电荷泵的具体实现方式,对于CP的加固方式则主要是在版图级进行加固,此外对其功能进行了仿真;对VCO部分进行了说明,最终选择环形振荡器,延时单元选择在传统的对称负载结构上引入交叉管增加恢复速度并对其性能进行了仿真。基于40nmCMOS工艺,完成了锁相环的整体设计与实现:该锁相环最高锁定频率为3.125GHz,锁定时间小于2.5us,均方根抖动为2.59ps,峰峰值抖动为3.39ps,版图面积为478um*296um。
【图文】：

单粒子,入射

使集成电路的功能发生改变。由于载流子的移动而在集成电路中产生的幅值大时间短的电流，这个电流有很大可能会使得 PNPN 结导通，引起闩锁效应。图1.1 单粒子入射根据 SEE 对电子系统的不同影响，可以将其分为单粒子翻转（SEU）和单粒子闩锁（SEL）以及单粒子瞬变（SET）[4][5]。然而当工艺缩减到深亚微米阶段以后，一方面，产生 SEU 与 SEL 所需能量大幅下降，而 SET 更容易产生和传播；另外，SET从产生到消失的时间与信号的时钟周期越来越接近，使得 SET 脉冲的识别检测更加困难，因此 SET 对电子系统影响越来越得到人们的关注与重视。在先进的工艺节点下

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图1.1 单粒子入射根据 SEE 对电子系统的不同影响，可以将其分为单粒子翻转（SEU）和单粒子锁（SEL）以及单粒子瞬变（SET）[4][5]。然而当工艺缩减到深亚微米阶段以后，一面，产生 SEU 与 SEL 所需能量大幅下降，而 SET 更容易产生和传播；另外，SET产生到消失的时间与信号的时钟周期越来越接近，使得 SET 脉冲的识别检测更加难，因此 SET 对电子系统影响越来越得到人们的关注与重视。在先进的工艺节点，SET 发生的敏感区域通常是在晶体管漏极附近，，这是因为当晶体管截止时漏极的生二极管由于被反向偏置，所形成的耗尽区能够不断的对电荷进行收集。最终 SET来的影响是形成被称为“漏斗”的效应[3]。随着工艺节点越来越小，尤其是现在进纳米级这种效应更为明显，这将导致图 1.2 中 SET 产生的电流持续时间较长，会带更为严重的影响。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN386;TN911.8

【参考文献】