双模式循环结构模数转换器的设计与研究

发布时间：2020-06-10 23:07

【摘要】：随着集成电路设计与制造工艺的不断发展,从最初单一的晶体管的问世,发展到门电路的集成,再到今天的片上系统(System on a Chip,SoC)设计技术,使得在小小的芯片上集成上亿个晶体管甚至更多成为可能。其大大的提高了系统的可靠性并降低了系统的成本,凭借自身的无数优点,SoC成为了当前技术发展的必然趋势,并不断渗透到各个行业各个领域之中,得以广泛应用。本文基于某国产SoC芯片,针对其中的系统监控模块,为其设计了一款模数转换器(analog-to-digital convertor,ADC)。本文所设计的ADC采用循环结构(cyclic),这主要是由于cyclic ADC具有面积小、功耗低、转换精度与采样速度适中的特点。传统的cyclic ADC通常只能支持单端输入或差分输入中的一种输入模式,而本文所针对的系统监控模块需要对芯片上的模拟电压、温度信息及片外输入的模拟信号进行监控,这些信号既有单端信号,又有差分信号,这就要求所设计的ADC能同时支持单端和差分两种输入模式。因此,根据系统需求,为设计一种可实现单端和差分两种输入模式的cyclic ADC,在传统RSD算法基础上提出了一种改进的双模式RSD算法,并基于此算法,优化改进采样保持电路开关控制方式。该控制方式的优点是在支持两种输入模式的同时,不需要额外的时钟周期进行模式转换,提高了时钟的利用率。在采样保持电路和MDAC电路的设计中,使用双运放结构来代替传统全差分运放结构,在避免了共模反馈电路设计的同时,可消除运算放大器的失调误差对整个电路的影响。其中,在运算放大器的设计上,提出一种两级自补偿结合增益自举的改进型运放结构,用以代替传统的密勒补偿方式,既能够满足ADC精度的需求,又能够有效降低其所占用的芯片面积。本文基于GF 28 nm标准CMOS工艺完成了电路的设计、版图绘制与后仿真验证。后仿真结果表明在5.2 MHz工作时钟和2.5 V电源电压下,提出的cyclic ADC采样速率为200 kS/s,信噪失真比(Signal to Noise and Distortion Ratio,SNDR)为54.3 dB,有效位数(Effective Number Of Bits,ENOB)为8.7 bit,功耗为4.97 mW,版图面积为0.059 mm~2,其性能完全满足系统监控模块的应用需求。
【图文】：

框图,系统监控,模块结构,框图

图 0-1 系统监控模块结构框图0.2 Cyclic ADC 的发展与研究意义这些年来数字集成电路得到了快速的发展，由于具有可靠性高、灵活性好等优点，在各类电子产品中都得到了广泛的应用，甚至有逐渐取代模拟电路的发展趋势。但是，人类世界中的信号基本都是以模拟信号的形式存在的，数字电路是无法对这些信号直接进行处理的，而 ADC 作为数字信号与模拟信号之间转换的重要枢纽，其性能的好坏往往会直接影响到整个电子系统的功能，因此高性能 ADC 的研发逐渐成为了集成电路设计领域中的重要研究课题。在众多种类的 ADC 结构中，cyclicADC 由于具有占用芯片面积小、功耗低的优点，同时还能实现中等的转换精度与采样速度，在红外读出电路[6]、CMOS图像处理[7]、无线通讯[8]等很多应用领域中都有广泛的应用。因此，，在国内外，cyclicADC 的设计成为了研究热点之一。

连续时间信号,表示图,采样数据,理论概述

第 1 章 ADC 理论概述用来进行接下来的量化操作。量化是将保持的采样信号转换成非 1 即 0 的数字信号，在这个过程中往引入误差，我们通常将这个误差称作为量化误差。最后，将量化后所得的输出码送入编码器，将这些数字输出码编码成二进制数字代码输出，至此完成了一次模数转换。
【学位授予单位】：辽宁大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN792

【参考文献】