高速低功耗逐次逼近型模数转换器研究

发布时间：2020-06-11 06:57

【摘要】：随着无线通信、便携式测量仪器等方面的快速发展,要求模数转换器(Analog-to-Digital Converter,ADC)的速度越来越高、功耗越来越低。逐次逼近型(Successive Approximation Register,SAR)ADC具有结构简单、面积小、功耗低的天然优势,并且能够适应工艺尺寸缩小带来的挑战,不仅在低速低功耗应用领域占据着广阔的市场,在高速低功耗领域也逐渐崭露头角,因此,研究单核高速低功耗SAR ADC的实现技术具有重要意义。本课题对单核SAR ADC的设计进行研究,致力于在保证SAR ADC低功耗优势的基础上尽可能提高转换速度。本文调研了国内外SAR ADC的研究现状,分析了SAR ADC的几种常见结构及设计中的非理想因素,最终确定了适合本课题的设计方案。本次设计的SAR ADC包括采样开关、DAC电容阵列、比较器及失调校正模块、SAR控制逻辑电路。采用线性度高的栅压自举开关提高精度;采用改进型分段电容结构,去掉了低位段的最高位电容,有效地控制了面积和功耗,同时采用部分单调开关切换方案,在最高位和次高位比较时都不需要消耗能量,功耗比单调型时序方案减少了50%,比基于V_(cm)的开关方案减少了25%;采用两级动态比较器,没有静态功耗,并采取基于负载不平衡电容补偿的失调校正方法,在不增加功耗的情况下实现了低失调动态比较器,蒙特卡洛仿真表明校正前失调电压为5.14mV,校正后失调电压为0.37mV;SAR控制逻辑电路的设计将DAC的输出直接反映到开关控制端,减小了关键链路延时,提高了ADC的转换速度。本课题基于40nm CMOS工艺设计了高速低功耗SAR ADC的具体电路及版图,并进行了流片验证。测试结果表明:所设计的SAR ADC最高转换速率可达200MS/s,信噪失真比为50.1dB,无杂散动态范围为65.1dB,功耗9.2mW。
【图文】：

和接地；第三，对于全差分电路，这样能避免差分信号受到耦合噪声局时，为防止差分信号受到外部影采用合适宽度的金属线，以承载不路版图-4 所示，自举电容和核心电路分隔离，，从而防止闩锁效应的产生

.1 采样开关版图设计栅压自举开关的版图如图 4-4 所示，自举电容和核心电路分别位于版图的上、下半部分。保护环对重要的 MOS 管进行隔离，从而防止闩锁效应的产生，同时也能防止其他电路对重S 管形成干扰。图 4-4 栅压自举开关版图
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN792

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本文编号：2707542