基于互相关的时间交织ADC时钟失配校准算法设计与实现

发布时间：2020-06-19 16:42

【摘要】：随着电子信息技术的飞速发展,对模数转换器(ADC)速度和精度的要求越来越高。由于工艺的限制,单片ADC的速度很难再继续提高。而时间交织ADC(TIADC)架构可有效的解决这一问题。然而,由于各个ADC特性不可能完全一致以及多相时钟的偏差等因素,时间交织ADC系统必然存在着失配,这些失配严重制约着系统的性能,因而对时间交织ADC通道间失配的研究成为国内外研究的热点。本文采用基于标准FIR微分器的互相关后台校准算法来校准时钟失配,在标准FIR微分器求导过程中,微分器的幅度误差导致校准精度相对较低,针对这一问题本文对校准算法中的求导模块进行了改进。在对输入处于第一奈奎斯特区域信号求导过程中,改进的算法通过使用两个分数延迟滤波器按Thiran估计方法来得到幅度误差更小的微分器从而得到更精确的导数值,进而提高算法的校准精度。在此基础上,本文优化了基于Thiran架构的微分器,通过复用子滤波器得到复杂度更低的微分器,从而节约资源。本文通过基于微分器的互相关改进算法估计出时钟失配误差,并利用一阶泰勒展开公式对时间交织ADC系统的输出进行补偿,从而得到校准后的输出值。本文使用ADI公司生产的四片AD9233芯片实现了四通道、12bit、420MSPS TIADC系统,用来验证改进算法的有效性。实验结果表明,校准后的TIADC系统在输入频率为149.97620MHz时,SFDR达到了76.40dB,较校准前提高了33.61dB,因此本文算法具有较好的校准效果。
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN792
【图文】：

图 4-5 四通道 TIADC 系统 PCB搭建通道 TIADC 测试系统原理框图 由函数信号发生器提供的输入信号通通过 HSMC 接口送入 FPGA 中，再根据第三章所述的校准算法在 FPGA和时钟失配的校准 四通道TIADC时钟源HSMC接口存储校准算法号源FPGA

图 4-7 四通道 TIADC 系统测试图设计rilog 来实现失调失配 增益失配和时钟失配的校准电路 再通过 Quar载到 FPGA 中，通过 FPGA 实现对 TIADC 系统的校准 校准电路设计介绍了失调失配的校准方法，即将各个子 ADC 的输出累加求平均得到体校准电路如图 4-8 所示 Data[11:0] 寄存器 Data[12:0]寄存器DATA[12:指数平均器加法器

【参考文献】

相关期刊论文 前1条

1 朱江;;高精度ADC测试技术研究[J];电子与封装;2014年09期

本文编号：2721066