TSV晶圆背面减薄工艺数值模拟

发布时间：2020-08-28 07:16

-随着电子技术的不断进步,电子封装正向着微型化、高密度和高可靠性的方向发展,其中硅通孔(Through Silicon Via,TSV)技术具有更好的电性能、更宽的带宽、更高的密度、更低的功耗、更小的尺寸、更轻的质量等优点,是目前高端IC封装的主流技术之一。尽管TSV技术具有以上诸多优点,但是基于TSV技术的半导体产品实现大规模量产,仍然面临许多挑战。TSV晶圆和普通晶圆不一样,其内部存在TSV-Cu、RDL等结构,导致其在磨削过程中内部应力较为复杂,应力集中现象比较明显,进而导致TSV晶圆在背面磨削过程中非常容易发生开裂等失效问题。针对这一关键问题,可以通过有限元仿真的方法对磨削工艺参数进行分析及优化,减小磨削工艺参数在磨削过程中对TSV晶圆的影响,提高磨削工艺可靠性及产品良率,进而减少磨削成本。本文首先筛选出晶圆磨削过程中最常用的磨削工艺参数,利用ABAQUS有限元分析软件建立了TSV晶圆模型,通过计算,提取研究了TSV晶圆表面Si材料应力,研究其应力分布及变化情况;提取TSV晶圆内部结构关键位置应力(TSV、RDL),研究TSV、RDL应力分布情况、应力集中位置移动情况、应力值变化情况以及不同层RDL应力分布规律。分别对砂轮进给速率、砂轮转速、砂轮目数、键合胶弹性模量进行了单因素分析,提取TSV晶圆内部结构中关键位置应力进行分析。研究各磨削工艺参数对应力的影响趋势以及显著性。通过对磨削工艺参数的筛选,选择砂轮进给速率、砂轮转速、砂轮目数作为因素进行了正交实验设计,得到了各个磨削参数变量对TSV晶圆内部结构关键位置应力的影响显著性,最终得到了各个磨削工艺参数的最优组合设计。
【学位授予单位】：北京工业大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN405
【图文】：

示意图,示意图,摩尔定律,集成技术

第 1 章绪论1 课题研究背景及意义集成电路产业作为信息化产业的重要支撑和基础，得到了快速的发展，特别大规模、超大规模集成电路[1]。然而摩尔定律正逐渐走向极限，超越摩尔定律、现器件小型化、高密度、多功能化，三维（3D）集成技术无疑成为首先解决案。硅通孔（Through Silicon Via，TSV）技术是 3D 集成技术的核心，如图 1-1示，通过 TSV 技术，可以实现异质结构的整合，进而实现电子产品轻薄节能要求，同时能够使得堆叠芯片在 z 方向即竖直方向实现距离最短的互连导通，到传热、机械支撑及电信号导通的作用，具有更好的电性能、更宽的带宽、更的密度、更低的功耗、更小的尺寸、更轻的质量等优点[1]。

流程图,磨削工艺,流程,制孔

-2-为实现电信号的导通，需采用背面磨削工艺将制孔工艺后的盲孔减薄成通孔，图 1-2 右侧是 TSV 晶圆背面磨削工艺流程。TSV 晶圆背面磨削工艺目前仍在研究中，比较确定的工艺步骤包括以下五步：（1）将 TSV 晶圆通过键合胶键合到支撑晶圆上。因为 TSV 晶圆在减薄后厚度非常小（约 50μm），因此需要在减薄图 1-2 TSV 晶圆制孔工艺及背面磨削/CMP 工艺流程图Fig. 1-2 Flow chart of TSV wafer fabrication and back grinding / CMP process

扩展裂纹

北京工业大学工程硕士专业学位论文此研究 TSV 晶圆在背面磨削过程中的损伤与破坏情况显程磨粒尺寸及进给速率较大，材料去除效率较高，但磨裂纹及崩边的风险[7, 8]。Zhang[9]提出了裸硅晶圆的磨削硅晶圆损伤层深度为8~17μm，精磨后硅晶圆损伤层深度SV 晶圆，除了 Si 材料还存在 TSV-Cu、RDL 电路层等异，晶圆内部会出现严重的应力集中和不均匀变形现象，这成严重的损伤及破坏。TSV 晶圆局部损伤深度在精磨过, 11]。当 TSV 晶圆磨削至 50μm 以下时应力集中现象更为仿真分析，结果显示 TSV 晶圆从 150μm 磨削至 25μm 时象异常明显，应力水平增加约 4 倍。加之晶圆厚度的减小裂纹及碎片现象更为突出，如图 1-4 所示。

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