基于AXI4的IP核互联模型的设计与验证

发布时间：2020-08-28 16:59

　　随着半导体工艺的不断改进,利用已有的知识产权(Intellectual Property)核在片上系统(System on Chip)上进行大规模的集成电路设计的技术得到了迅速的提高。片上总线是实现各个IP核之间的互联的重要手段。AXI4(Advanced eXtensible Interface)总线作为ARM公司最新的总线规范,因其特有的交叠传输、乱序传输等机制,已成为业界片上总线的首选及学术界的研究热点。目前市面上的AXI4总线互联模型在兼容低速设备和传输效率上存在不足。因此,研究低成本、低延迟和易扩展的高性能AXI4总线IP核互联模型具有重要意义。本文旨在设计一款由CPU、AXI4总线、SPI和UART等多个IP核组成的互联模型,通过设计AXI4主机转接口和扩展3条ARMv4自定义指令实现CPU与AXI4总线的互联;通过设计支持AXI4协议的从机转接口,克服APB转换桥的不足,使AXI4总线可与多个从机同时进行支持流水线操作的全双工通信,可以大幅度提高模型的带宽和数据传输效率;本文采用Verilog硬件描叙语言完成模型的前端设计,充分利用FPGA并行性的优势,CPU在模型进行数据传输的同时可以执行其它指令,具有很高的指令执行效率。另外,本文制定了比较全面的验证目标、验证平台和测试方案,通过编写大量的指令测试程序,从Modelsim仿真和板级验证两方面完成了本文互联模型的功能验证和性能测试。通过测试表明,本文设计的基于AXI4总线的IP核互联模型的功能正确并且性能突出,具备极强的实用性和稳定性。与同类AXI4互联模型相比,该模型具有可移植性强、传输效率高、接口开放易于拓展的优点。另外,由于本课题自行研究设计的IP核不需要企业授权,使用成本会大幅降低,可以应用到产品的设计中从而获得市场利润;同时也可以作为国内研究人员在SoC设计和验证方面的技术参考,从而缩短研制各种功能的SoC芯片产品的时间,对于国产SoC芯片的设计和验证有深远的推动意义。
【学位单位】：暨南大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN47
【部分图文】：

传输模型,总线协议

AXI4总线协议传输模型

操作机制,总线协议,传输模型,写操作

AXI4猝发写操作AXI4读猝发操作机制如图2-3表示

从机,高电平,地址,主机

图 2-3AXI4 猝发读操作I4 通道握手协议I4 总线的五个独立的通道都包含就绪信号 READY 和有效信号 VALID，，一般是发送设备先发出有效信号之后，接收设备回应就绪信号（并没送），它们在不同的通道可以实现主机和从机之间相关的信号、地址和握手协议的特点是主机与从机都可以控制通信系统的传输速度：当主从机产生的 READY 同时为高电平时，两者之间的才能建立握手进行通ADY 和 VALID 信号按照握手时出现的先后顺序，会有三种不同的传输时图 2-5 和图 2-6 所示。在图 2-4 中，主机的 READY 信号首先是高电平，息、地址或者数据才出现，此时从机可以在控制信息或数据有效后的一信息、地址或者数据，箭头表示开始传输的时刻，下同。在图 2-5 中，地址或者数据首先到达，VALID 信号也同时为高电平，此时主机的相关据需要一直保持到从机将 READY 信号变为高电平。在图 2-6 中，目标

【参考文献】