X-DSP中H.264编码器加速模块的设计与实现

发布时间：2020-08-28 17:38

　　 DSP可以灵活的实现编码器,且X-DSP芯片主频高、并行处理能力强,适用于视频图像的处理,是实现H.264编码器的理想平台。但基于X-DSP的纯软件无法满足视频编码高清实时的要求,因此设计基于X-DSP的专用视频编码加速模块,利用ASIC技术实现部分复杂核心的编码算法,利用DSP实现部分算法,兼顾编码器的灵活与性能。本文中利用DSP芯片特点,以实际通信系统的应用需求为背景,在深入研究H.264编码器算法的基础上,重点对编码算法中计算复杂度高、数据相关性强、难以并行处理的核心算法进行优化,针对高清视频的实时编码要求,设计出H.264编码器硬件加速模块的微体系结构,主要研究工作和成果如下:1、基于H.264编码标准,本文采用H.264编码器加速模块的微体系结构。基于编码数据流及控制流,设计访问接口、访问冲突控制机制,流畅实现算法中的“生成-消费”。2、基于加速模块的计算特点,设计编码器各模块的硬件架构,包括帧内预测、帧间预测、变换量化、CAVLC、CABAC、去块滤波模块。基于各模块计算特点配置存储资源。针对串行编码,采取4路、8路并行编码机制,提高编码效率。针对同一数据的频繁访问,采取存储器共享实现数据复用。针对多种模式选择,采取快速判断算法,降低模式选择计算量。针对运动估计算法,采取快速全搜索算法,提高搜索速度。针对读取更新上下文时的数据相关,采取两路存储器存放,实现数据并行。针对滤波顺序复杂,采取分组滤波算法,解决数据相关,降低控制滤波的复杂度。3、对H.264编码器加速模块RTL设计进行验证与综合,设计的加速模块总面积为2090529 um~2,总功耗为2170 mW,关键路径延时为1.59 ns。使用4种视频序列对加速模块性能评测,结果显示加速模块的编码速度平均可以达到32帧每秒,而实时要求每秒30帧,满足实时编码要求,且经加速模块处理的图像质量,主观、客观方面都表现良好。将H.264编码器加速模块分别与FPGA-1、FPGA-2、ASIC这三种实现方案的编码器在性能、面积、功耗方面做比较,结果显示本文设计的编码器的编码效率高、面积较小、功耗较低。本文设计的H.264编码器加速模块微体系结构,设计了帧内预测、帧间预测、变换量化、CAVLC、CABAC、去块滤波等模块的架构,为高清视频实时编码器的研究设计奠定重要的理论基础。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TN762
【部分图文】：

否完成的反馈信号，控制是否更新宏块，当各个功能模块处理完成当前待编码宏块，就可以进行宏块的更新，具体代码如图 3.5 所示：图3.5 宏块更新代码其中，nextallready 是宏块更新信号，mex128eon、firon、mqsadon 等是各个功能

4×4块SAD计算

本设计在完成 RTL 代码后，利用模拟验证平台对 H.264 编码器进行模拟验证。H.264 编码器进行 RTL 级仿真结果如图 4.1 所示：图4.1 总体仿真结果如图 4.1 所示，其中，bursnbda 是利用总线从片外存储器中读取到的当前宏块的数据。dfda 是重建完输出到预测模块的参考数据，是在预测变换编码完成后才开始像素重建。mqipnbregda 是输入到帧间预测模块的原始宏块数据。rsdciqda 是帧内预测采取直接预测模式的数据。rsmc_ctrlda 是编码器的片内存储器控制数据。rstqtqda 是待扫描数据。scerlc_da 是扫描后 CAVLC 编码需要的统计数据。tfdfrecon_da 是输出到重建模块的待重建数据。tfrsnbad 是重建模块输出到片外的重建完成的数据。西安电子科技大学硕士学位论文

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本文编号：2807923