三维叠层芯片热分析与温度预测模型研究

发布时间：2020-10-16 20:52

　　 三维叠层芯片的封装方式已经成为系统级封装技术发展的主要趋势。然而,与常规的单芯片相比,堆叠封装方式封装了更多的裸芯片,其内部热源相互影响,热耦合更强,发热密度显著增大,这将使得叠层芯片内部的热场比单片集成电路更复杂,因而可能会造成更为严重的热可靠性问题。预测叠层芯片在所给功率下各芯片的温度将对芯片热可靠性设计和芯片自身散热特性评估有重要意义和应用价值。本文依据JESD51-2标准,利用设计好的6层叠层裸芯片进行热测试实验,采用测量各层芯片上温敏电阻线的电阻间接获取芯片温度的方法,研究分析了叠层芯片的热流路径。利用FloTHERM热仿真软件建立了叠层芯片的热仿真模型,并从仿真的角度分析了叠层芯片的热场分布。采用叠层芯片红外热成像实验,对比分析了红外测温结果和仿真结果后发现所建立的仿真模型是合理的。基于热线性叠加原理提出了预测叠层芯片温度的热阻矩阵方法,基于芯片内部叠层结构提出了热阻网络模型,利用实验数据分析验证了这两种方法预测叠层芯片温度的正确性。利用4因素3水平的正交实验并通过仿真的方法研究了叠层芯片粘接层厚度、芯片厚度、芯片面积、芯片层数等因素对叠层芯片散热性能的影响,发现芯片面积是影响芯片散热的最显著因素,并确定了散热较好的叠层结构。通过测量叠层芯片在经历了高温(125℃)和温度循环(-65℃~150℃)试验条件下各层裸芯片的温度,研究了在高温和温度循环环境试验下叠层芯片散热性能的退化规律,发现芯片散热性能在早期试验中退化速率比后期快,顶层芯片散热性能比其他层芯片退化更严重。
【学位单位】：华南理工大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN405
【部分图文】：

的结构以有效缩减封装面积。为了进一步提高系统的组装密度，减二维组装密度已达理论上最大值的情况下，微电子封装必然从二维三维叠层的系统级封装方式已成为 SiP 发展的主要方向。芯片叠层十分广泛，通过芯片叠层可以大大降低芯片基板的面积，减小封装度。前来看，芯片叠层的主要形式有四种：金字塔型叠层，悬臂型叠层孔型叠层。塔型叠层塔型叠层是指裸芯片按照从下向上从大到小的方式进行叠层，形状为金字塔型叠层，所有的引线键合都是通过布置在芯片周边的键合现的。芯片之间通过绝缘粘接剂直接键合到下面芯片的钝化层表面数没有十分明确的限制，但应该留意的是封装体的厚度会限制着叠分考虑到叠层中芯片的散热问题。金字塔型叠层结构如图 1-1 所示

数没有十分明确的限制，但应该留意的是封装体的厚度会限制着叠分考虑到叠层中芯片的散热问题。金字塔型叠层结构如图 1-1 所示图 1-1 金字塔型叠层结构示意图型叠层型叠层是指裸芯片尺寸大小一样，甚至上层的芯片更大的一种叠层芯片之间插入介质的方法，用于垫高上层芯片以产生芯片的悬空结表面的键合线出线键合。插入介质可以是不具有任何功能的硅片。芯片便是这种悬臂型叠层方式。悬臂型叠层结构如图 1-2 所示。

第一章 绪论型叠层叠层是指在一片面积较大的裸芯片上面叠层多个小的裸芯片，由于侧不可以直接键合到 SiP 封装基板上，因而通常会先在大的裸芯片接板，然后在硅转接板上面并排叠层小的裸芯片。这样小芯片内侧到硅转接板上（硅转接板事先进行布线、打孔），然后将信号连接到终通过键合线连接到 SiP 封装基板上。并排型叠层结构如图 1-3 所示
【参考文献】

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本文编号：2843763