时间交织ADC数字校正算法的研究与开发

发布时间：2020-11-03 00:36

　　 随着IC产业的快速发展和数字技术在信号处理、存储、传输等领域的广泛运用,作为真实世界与数字世界桥梁的模数转换器(ADC)日益成为国内外相关机构的研究热点。然而,受制于集成电路设计与制造水平,单一通道ADC的性能经过一段的时期高速提升已经接近发展瓶颈。时间交织模数转换器(time-interleaved ADC)使用多个子ADC同时工作,并交替输出转换结果,从而在不增加设计难度的情况下成倍提高系统的转换速率,为突破ADC性能的发展瓶颈提供了有效方法。然而,包括失调失配、增益失配和采样时钟偏移等通道间失配严重影响了时间交织ADC的性能。本文详细研究了TIADC中上述三种误差的产生、对系统性能的影响及频谱上的体现。在分析对比现有的误差校正方法之后,根据通道间失调失配、增益失配和采样时钟偏移三种非理想因素的统计规律,提出了自适应的数字后台校正算法。然后使用simulink建模与仿真验证了算法的有效性,并使用verilog硬件描述语言完成了校正系统的代码设计与仿真,最后基于55nm CMOS工艺,使用数字集成电路后端设计相关EDA工具完成了校正系统的物理综合、版图设计与优化、逻辑等效检查与时序分析、后仿真等工作。校正系统算法简单,易于实现,校正效果明显,对于工作于800MHz的2通道12bit时间交织ADC,校正后数据的SNR提升了37dB,ENOB提升了6 bits。
【学位单位】：电子科技大学
【学位级别】：硕士
【学位年份】：2015
【中图分类】：TN792
【文章目录】：
摘要
ABSTRACT
第一章 绪论
    1.1 研究工作的背景与意义
    1.2 时间交织ADC国内外研究现状
    1.3 论文的主要工作及结构安排
第二章 时间交织ADC基本原理与误差分析
    2.1 ADC的性能指标
    2.2 时间交织ADC的基本原理
    2.3 时间交织ADC的误差分析
        2.3.1 通道间失调失配的影响
        2.3.2 通道间增益失配的影响
        2.3.3 通道间采样时钟偏移的影响
    2.4 本章小结
第三章 时间交织ADC通道间失配校正方法研究
    3.1 已有的通道间失配校正结构
        3.1.1 失调失配的校正
        3.1.2 增益失配的校正
        3.1.3 采样时钟偏移的校正
        3.1.4 参考ADC的校正结构
        3.1.5 单一前置SHA结构
        3.1.6 基于LMS-FIR及内插滤波的校正方法
    3.2 失调失配的后台校正方法
    3.3 增益失配的后台校正方法
    3.4 基于均衡算法的采样时钟偏移校正
    3.5 建模与仿真
    3.6 本章小结
第四章 时间交织ADC数字校正电路的设计
    4.1 校正系统的结构设计
    4.2 verilog代码设计
        4.2.1 SPI接.设计
        4.2.2 时钟与复位信号
        4.2.3 校正模块设计
    4.3 设计优化
        4.3.1 流水线技术
        4.3.2 电路交织技术
    4.4 代码仿真
    4.5 本章小结
第五章 时间交织ADC数字校正电路的后端实现
    5.1 数字后端流程
    5.2 逻辑综合
    5.3 版图规划与自动布局布线
        5.3.1 布图与布局
        5.3.2 时钟树与时钟优化
        5.3.3 布线与优化
    5.4 形式验证
    5.5 静态时序分析及后仿真
    5.6 DRC & LVS
    5.7 本章小结
第六章 总结与展望
    6.1 全文总结
    6.2 后续工作展望
致谢
参考文献
攻读硕士学位期间取得的成果

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本文编号：2867817