宽电压SRAM时序跟踪电路的研究与实现

发布时间：2020-11-04 08:07

　　 随着消费类移动电子产品的普及,市场对高性能低功耗的片上系统(System on a Chip,SoC)芯片有着迫切的需求。低至近阈值的宽电压电路设计能够满足低功耗和高性能这两大需求。作为SoC的重要组成部分,宽电压静态随机存取存储器(Static Random Access Memory,SRAM)成为了研究热点。SRAM电路中,时序跟踪模块决定了灵敏放大器(Sense Amplifier,SA)使能的时间,对SRAM整体的性能和稳定性有着重要的影响。宽电压SRAM时序跟踪电路存在两大问题:一是随着电源电压的降低,局部工艺偏差造成灵敏放大器使能(Sense Amplifier Enable,SAE)延时变化急剧增加,恶化了SRAM的读性能。二是不同电压下的时序设计裕度不同,传统时序跟踪电路的电压跟踪能力较差。为解决这两个问题,本文首先详细调研了现有的SRAM时序跟踪方案,分析了各自的工作原理和存在的问题。随后提出了一种适用于宽电压SRAM的放电切换型时序跟踪技术。该技术主要从两个方面进行设计:一是抗工艺变化设计,本方案通过增加复制放电单元的数目,有效地降低了SAE的延时变化。仿真结果表明,在0.6V下,本文方案相比于传统方案,SAE延时变化降低70%,SRAM读性能提高23%,读功耗降低25%。相比于其他抗工艺变化时序跟踪电路,本文方案的SAE延时变化至少降低32%。二是电压跟踪性设计,通过动态降低复制单元字线电压和恒定放电阈值电压的检测方法,本文方案提高了时序电路的电压跟踪能力。仿真结果表明,在以0.6V传统方案SAE延时为基准时,本文方案的电压跟踪能力在0.7V,0.8V和0.9V下至少为其他方案的1.54x,1.98x,2.29x。本文基于SMIC 28nm CMOS工艺实现了方案设计并完成了流片和测试。测试数据符合仿真预期,误差在合理的范围之内。测试结果表明,0.6V下本文方案的SAE延时变化相比于传统方案降低65%,SRAM读性能提升23.6%。
【学位单位】：东南大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN47
【部分图文】：

东南大学硕士学位论文低至近阈值区（0.5V-0.6V）的宽电压 DVFS 技术。Intel 研究 on a Chip, SoC）百兆左右的工作频率能满足 75%以上的应用的能效点，相比常规电压能效提高了 5 倍左右[6]。图 1-2 为不能效的变化趋势[7]。右坐标轴 Power/MIPS 表示能量效率而左坐源电压降低时，电路的性能严重下降，通常是通过增大晶体管因此必然会牺牲面积。如图 1-2 所示，当电压降低为 0.6V 时确，当驱动能力相同时，面积增加了 2 倍。为了在功耗和面和功耗效率两条曲线相交时，得到电路最优的工作电压位于 0终端需要进行高性能运算时，SoC 工作在常规电压下，而在降低功耗。低至近阈值区的宽电压 SoC 设计能满足不同应用衡。

嵌入式存储器Cache：数据指令存储，硬件控制Scratchpad：临时存储，软件控制片外存储器DRAM：大容量易失存储器Flash：大容量非易失存储器ROM：大容量非易失存储器元为主的 SRAM，其功耗随着电压的变化趋势和逻辑电路类似，当AM 的功耗大幅降低。为了降低 SoC 的整体功耗，低至近阈值的 S作在近阈值区时，随机工艺变化对电路延迟以及稳定性的影响急剧RAM bitcell 的晶体管尺寸小，更容易受到工艺波动的影响[17]。图 电延时及其延时波动的变化趋势，当电源电压从 1.1V 下降到 0.6V 时的性能大约只为 1.1V 的 1/8。而放电延时的波动更是急剧增大，sigma）值相比 1.1V 时增大了约 60 倍。降低电源电压固然能够大幅下电路的不稳定性成为了低电压 SRAM 设计的一个主要问题。因此能效电路的研究热点[18][19]。sigma=1.2ns

lTd1Td2TSAE1TSAE23σBL3σSAE13σSAE2μSAE1μSAE2μBL图 1-10 阵列位线放电和 SA 使能时间的分布电压下由复制位线电路产生的 SAE 信号的延时变化，仿真条件是常规电压的 0.9V，当电压降低到 0.7V 时，SAE 延时的 sigma V 时，sigma 值增大了 30 倍。复制位线电路延时变化的急剧增加3 sigma 的延时变化时，0.6V 时复制位线电路的延时变化增加了%。
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本文编号：2869855