三维片上系统测试时间及成本的优化方法研究

发布时间：2020-11-20 13:11

　　 随着21世纪集成电路制造产业取得巨大突破,三维集成技术成为引领行业延续摩尔定律的重要技术。相比传统二维芯片,三维芯片拥有更高的集成度、更具多样性的功能,芯片测试环节也将面临巨大挑战。优化测试过程的核心问题是控制测试成本,本文针对三维片上系统(system on chip,SoC)绑定中测试阶段提出了两种优化策略,主要工作如下:提出了一种在功耗及测试并行性约束下,三维片上系统绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制(test access mechanism,TAM)资源,大大减少了测试时间,降低了测试成本。在三维片上系统的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳(test wrapper)结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块,在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,该方法与现有方法相比更有效地降低了测试时间。提出了一种协同考虑芯核分层布图策略以及TSV绑定成本的三维片上系统测试成本模型,在合理分布芯核的基础上,对TSV的布局进行优化,使测试总成本大大降低。在三维片上系统扫描链设计阶段,根据各个芯核内部扫描链长短,采用模拟退火算法将芯核合理分配至各层晶片,保证每层电路扫描链长度相近,而不同的芯核布图方式将影响TSV数量及布局,本文利用最短路径算法求出TSV的最优布图,在提出的新的测试成本模型下,协同考虑测试时间及TSV绑定成本等因素,从而降低三维片上系统测试总成本。在ITC’02电路上的实验结果表明,相比传统的芯核分层布图方法,本文测试模型考量因素更全面,测试总成本有显著降低。
【学位单位】：合肥工业大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TN47
【部分图文】：

在制备好的晶圆上[30]，经过电路制造加工后晶圆上将形成晶粒，探测人员利用探针接触晶粒以判定其的电气特性是否达标，并舍弃未达标的晶粒，最后对芯片进行外壳封装，并做最后的功能测试。与二维集成制造工艺所不同的是，三维集成工艺的垂直堆叠结构使电路更加复杂，因此制造工序更为繁重，其中最关键的技术分别为 TSV 制造技术[31]、晶圆减薄技术[32]以及多晶片对准及键合技术[33]，具体工艺细节介绍如下：（1）TSV 制造技术：TSV 的制造工艺技术复杂，一系列工艺步骤包括 a）制作深宽比高的深孔。b）沉积介质层、扩散阻挡层以及 Cu 种子层。c）使用金属物质对深孔进行填充。d）利用化学机械研磨（chemical mechanical polish，CMP）对圆片进行减薄。e）处理后的晶圆实现对准键合，图 2.1 展示了 TSV 制造工艺的一般流程[9]。根据 TSV 制造时机可以分成先通孔（Via First）、中间通孔（Via Middle）、后通孔（Via Last）三种方式[34]，先通孔表示 TSV 制造作为电路制造的前道工序（Front End of Line，FEOL），即先进行 TSV 制备，再进行电子元器件印刷及互连，中间通孔表示优先制造片上晶体管，再进行 TSV 制备，最后完成后道工序（BackEnd of Line，BEOL），后通孔表示所有前端工艺完成后，最后制造 TSV。

合肥工业大学硕士学位论文合键合，各方法适用于不同的键合压力、温度以及各项电学参数，合方法也可以节省成本。4）TSV 数量。由于 TSV 制造工艺复杂，导致平均制造成本较高，且每相当于数百个逻辑门，造成电路面积开销增加，因此合理限制 TSV芯片成本。5）电路线长。芯片电路线长越大，量产制造成本越高，芯片中电路影响数据的传输时延，对于测试环节而言，测试时间是决定测试成，因此电路布线长度是影响成本的重要因素。6）TSV 良率。多层堆叠三维芯片的 TSV 成品率是各层 TSV 成品率的 展示了 TSV 良率与成本的关系[43]，数据显示随着 TSV 良率线性降低指数型增长。
【参考文献】

相关期刊论文 前10条

1 贾国庆;林倩;陈善继;;3D IC-TSV技术与可靠性研究[J];电子技术应用;2015年08期

2 陈鑫;王国兴;;3D芯片设计与量产测试方法分析[J];集成电路应用;2015年07期

3 常郝;梁华国;蒋翠云;欧阳一鸣;徐辉;;一种3D堆叠集成电路中间绑定测试时间优化方案[J];电子学报;2015年02期

4 燕英强;吉勇;明雪飞;;3D-TSV封装技术[J];电子与封装;2014年07期

5 朱爱军;李智;许川佩;;三维IP核测试封装扫描链多目标优化设计[J];电子测量与仪器学报;2014年04期

6 邓小军;曹正州;;应用于三维封装中的硅通孔技术[J];电子与封装;2012年09期

7 王伟;唐勇;方芳;陈田;刘军;常郝;;信号反弹作用下的3D-SIC过硅通孔测试结构[J];电子测量与仪器学报;2012年09期

8 王伟;李欣;陈田;刘军;方芳;吴玺;;基于扫描链平衡的3D SoC测试优化方法[J];电子测量与仪器学报;2012年07期

9 王伟;高晶晶;方芳;陈田;兰方勇;李杨;;一种针对3D芯片的BIST设计方法[J];电子测量与仪器学报;2012年03期

10 邓立宝;俞洋;彭喜元;;一种灵活TAM总线分配的SoC测试调度方法[J];仪器仪表学报;2011年06期

相关博士学位论文 前2条

1 李娇;层次化SOC可测性架构及测试调度优化策略研究[D];上海大学;2014年

2 李杰;低功耗内建自测试（BIST）设计技术的研究[D];东南大学;2004年

相关硕士学位论文 前3条

1 朱侠;“绑定中测试”影响下的3D芯片扫描链优化设计[D];合肥工业大学;2017年

2 白澍;3D集成电路TSV自动布局研究[D];北京工业大学;2014年

3 冯秋峰;基于全球视角下中国半导体产业发展战略研究[D];上海交通大学;2013年

本文编号：2891466