用于8位80MS/s模数转换器的增益数模单元电路

发布时间：2020-12-06 01:14

　　提出了一种针对高速中精度模数转换器的增益数模单元电路优化设计,满足8位80MS/s流水线模数转换器的要求.通过优化设计一种改进传输门开关,提高了增益数模单元电路的线性度;针对高增益两级宽带运算放大器,提出了一种宽带运算放大器优化设计方法,能有效地优化运算放大器的建立时间和功耗;优化设计了一种高速低功耗动态比较器,在提高速度方面具有优势.基于0.18μm 1.8V CMOS工艺完成了增益数模单元及8位80MS/s流水线模数转换器的流片验证,测试结果表明,在80MHz采样频率下,输入信号频率为35MHz时,模数转换器的信号噪声失调比为48.9dB,有效位数为7.83位. 

【文章来源】：西安电子科技大学学报. 2016年01期 第162-166+172页 北大核心

【文章页数】：6 页

【参考文献】：
期刊论文
[1]A high speed low power low offset dynamic comparator used in SHA-less pipelined ADC[J]. 刘术彬,朱樟明,杨银堂,刘帘曦.  Journal of Semiconductors. 2014(05)
[2]256MHz采样71dB动态范围连续时间ΣΔADC设计[J]. 杨银堂,袁俊,张钊锋.  西安电子科技大学学报. 2015(01)
[3]一种用于14位1.28MS/sΣΔADC的数字抽取滤波器设计[J]. 杨银堂,李迪,石立春.  西安电子科技大学学报. 2010(02)



本文编号：2900439