面向FPGA基于时序最短路径布线软件研究
发布时间：2020-12-08 07:43
随着现场可编程门阵列(Field Programmable Gate Array,FPGA)技术的不断发展,FPGA以其研发周期短、研发成本低等优势,正在多个应用领域逐步替代ASIC产品。而随着FPGA应用技术的发展,FPGA设计需要更加精密与复杂的设计工具,这使得定位于FPGA设计上的EDA工具也有了更大的发展契机。EDA工具的发展在FPGA的发展中发挥了非常重要的作用,其布局布线模块对FPGA的性能影响巨大,是EDA工具中的关键技术。FPGA配套软件在国内发展仍然较为缓慢,在自动布线软件算法研究上多停留在迷宫算法、最短路径算法等,还没有成熟的基于FPGA结构的时序算法软件。本课题研究的是面向FPGA基于时序的最短路径布线算法研究,是在最短路径迷宫算法基础上加入了时序约束算法,使FPGA设计者可通过时序驱动布线达到提高FPGA运行速度等性能指标的目的。本课题研究是在某单位研发的百万门级FPGA(以下简称XX型FPGA)配套软件系统(SunBird 2.0)框架下完成的。该软件是根据FPGA芯片特点,研究工艺映射、布局布线等关键算法,建立芯片结构库、码点配置库,实现包括网表导入、工艺映...
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：74 页
【学位级别】：硕士
【部分图文】：
FPGA配套软件系统总体架构图
图 3.1 CLB 逻辑单元结构示意图因为 LUT 可以完成所有对应输入的任意函数并且输出延时固定，为此带来很多好处，如：映射简单、可配置成 SRAM、可软件精确模拟延迟等。研究各种商用器件结构可知一个较优的可编程逻辑单元中包含以下逻辑部分：由一个 4 输入查询表完成组合逻辑部分，一个与 4 输入 LUT 相结合的进位逻辑以得到在算术逻辑方面的优化，一个可以和 LUT 输出结合的时序逻辑单元部分。XX 型号 FPGA 采用 SLICE 逻辑单元是基于 LUT 查询表结构的。如图所示是 XX 型号 FPGA 的一个 SLICE 单元由两个相同的 LC(逻辑单元)以及两者结合逻辑部分组成。与常见的基于四输入查询表结构的 LC 主要的不同点是，XX 型号 FPGA 的 LC 结构是由多个数据选择器、两个具有相同输入的 3 输入 LUT、一个可编程控制时序逻辑单元、以及快速进位链所构成。快速进位单元在结合 1 个 3 输入 LUT 可完成加、减和一位乘加逻辑算术功能；两个独立三输入查询表可产生两个相同输入的 3 输入任意组合逻辑，在与数据选择器配合则可完成最高 4 输入任意组合逻辑;时序单元在对输入端 E 或者组合逻辑输出进行锁存功能的基础上，时序单元还拥有扫描链逻辑功能，用以完成对芯片内部 LC 逻辑部分的扫描测试。通过实验,这种由两个3输入LUT和数据选择器完成的一个4输入LUT
图 3.2 层次式可编程互连资源结构示意图具体而言，每个 CLB 包含 2 个 SLICE 单元（即 4 个 LC 单元）和 1 个时序控SEQ 单元，之间由内部紧凑互连进行连接；每个 CLB 包含 12 个输入和 8 个输出个输出在 SLICE 上部，12 个输入在 SLICE 下部，CLB 通过 GRM 同互连线资源连接。CLB 外部主要由三种分段式互连线资源，水平通道数与竖直通道数相同，均48，其中每个互连通道拥有 1 倍 CLB 线 24 条，6 倍 CLB 线 72 条，长线 12 条；接盒 CB 中输入信号的连通度为 2/3，输出信号的连通度为 1；三种分段式互连线组成统一的开关盒 GRM[10-13]。水平与竖直 CLB 之间分别提供从左至右、从上至下的两条快速输入输出的级逻辑，竖直 CLB 之间还提供自下而上的快速进位链与移位链逻辑，芯片内共有 4水平总线，均匀分布在水平通道中，即每行 CLB 各拥有上下两条总线。I/O 互连提供内部互连通道与 IOB 输入输出控制逻辑之间的连接以及 I/O 专
本文编号：2904730
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：74 页
【学位级别】：硕士
【部分图文】：
FPGA配套软件系统总体架构图
图 3.1 CLB 逻辑单元结构示意图因为 LUT 可以完成所有对应输入的任意函数并且输出延时固定，为此带来很多好处，如：映射简单、可配置成 SRAM、可软件精确模拟延迟等。研究各种商用器件结构可知一个较优的可编程逻辑单元中包含以下逻辑部分：由一个 4 输入查询表完成组合逻辑部分，一个与 4 输入 LUT 相结合的进位逻辑以得到在算术逻辑方面的优化，一个可以和 LUT 输出结合的时序逻辑单元部分。XX 型号 FPGA 采用 SLICE 逻辑单元是基于 LUT 查询表结构的。如图所示是 XX 型号 FPGA 的一个 SLICE 单元由两个相同的 LC(逻辑单元)以及两者结合逻辑部分组成。与常见的基于四输入查询表结构的 LC 主要的不同点是，XX 型号 FPGA 的 LC 结构是由多个数据选择器、两个具有相同输入的 3 输入 LUT、一个可编程控制时序逻辑单元、以及快速进位链所构成。快速进位单元在结合 1 个 3 输入 LUT 可完成加、减和一位乘加逻辑算术功能；两个独立三输入查询表可产生两个相同输入的 3 输入任意组合逻辑，在与数据选择器配合则可完成最高 4 输入任意组合逻辑;时序单元在对输入端 E 或者组合逻辑输出进行锁存功能的基础上，时序单元还拥有扫描链逻辑功能，用以完成对芯片内部 LC 逻辑部分的扫描测试。通过实验,这种由两个3输入LUT和数据选择器完成的一个4输入LUT
图 3.2 层次式可编程互连资源结构示意图具体而言，每个 CLB 包含 2 个 SLICE 单元（即 4 个 LC 单元）和 1 个时序控SEQ 单元，之间由内部紧凑互连进行连接；每个 CLB 包含 12 个输入和 8 个输出个输出在 SLICE 上部，12 个输入在 SLICE 下部，CLB 通过 GRM 同互连线资源连接。CLB 外部主要由三种分段式互连线资源，水平通道数与竖直通道数相同，均48，其中每个互连通道拥有 1 倍 CLB 线 24 条，6 倍 CLB 线 72 条，长线 12 条；接盒 CB 中输入信号的连通度为 2/3，输出信号的连通度为 1；三种分段式互连线组成统一的开关盒 GRM[10-13]。水平与竖直 CLB 之间分别提供从左至右、从上至下的两条快速输入输出的级逻辑，竖直 CLB 之间还提供自下而上的快速进位链与移位链逻辑，芯片内共有 4水平总线，均匀分布在水平通道中，即每行 CLB 各拥有上下两条总线。I/O 互连提供内部互连通道与 IOB 输入输出控制逻辑之间的连接以及 I/O 专
本文编号：2904730
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