高速A/D转换器校准技术研究及电路设计
发布时间：2020-12-16 04:41
随着数字处理技术的迅速发展,迫切需求更高速度、更高精度的ADC,折叠插值架构ADC继承了全并行ADC的高速特点,同时降低了电路中比较器的数目,成为设计超高速ADC的首选架构之一。另一方面,由于折叠插值ADC为全开环结构,精度对工艺偏差极其敏感,因此需要引入校准技术对失调误差等非理想因素进行补偿,保证其高精度性能的实现。本文介绍一款四通道时间交织工作的3.2GSps 10位流水线折叠插值ADC,并针对流水线折叠插值ADC的失调、失配误差,通道间的非线性误差等,研究与设计了两种数字辅助技术的校准方案。方案一采用前台混合校准技术,利用集成的校准电压向量产生电路,实现各个通道间的预放大器输出失调、折叠器输入失调以及折叠器尾电流失配等校准,前台混合校准技术需要额外的校准周期,在校准周期内,ADC处于断开工作状态,但同时具有校准精度高,校准效果好等优点;方案二采用后台混合校准技术,通过两通道间的失调平均和移位失调平均实现转换曲线的线性度,可以在ADC正常工作时进行实时校准,具有较好的适应性。本文针对上述两种校准方案分别搭建Matlab&Simulink和Verilog-A模型并进行仿真验证...
【文章来源】：合肥工业大学安徽省 211工程院校 教育部直属院校
【文章页数】：90 页
【学位级别】：硕士
【部分图文】：
10位超高速折叠插值模数转换器整体Verilog-A模型
end*num_dac-V0;lk)<+transition(clk_fold,tdel,tfall,trise);ref)<+transition(cali_vref,tdel,tfall,trise);li_fold_clk 为折叠器校准时钟，cali_fold_vref 为折叠器的参考电压，N_bit 定义为折叠器输入校准与尾电流校d 表示当前校准的折叠器位置。下一小节将在本节模型证。果10 位折叠插值 ADC 理想 Verilog-A 模型，在时钟采样奎斯特频率 390.332MHz 下，有效位数达到了 9.64 位B，如图 3.17 所示，所搭模型符合校准验证需求。
第三章 高速 ADC 校准技术研究，图 3.19 是图 3.18 的局部放大图，其中预放大器和第二级折叠三级折叠器校准了 4 轮，且随着校准的进行，折叠插值 ADC 输）逐渐逼近校准向量输出参考电压（da_out），验证了校准功能的
【参考文献】：
期刊论文
[1]12位800 MS/s ADC设计[J]. 张正平,徐骅,王永禄,马莉,杨世福. 微电子学. 2014(05)
[2]A 2 GS/s 8-bit folding and interpolating ADC in 90 nm CMOS[J]. 贺文伟,孟桥,张翼,唐凯. Journal of Semiconductors. 2014(08)
[3]一种11位80MS/s分段式电流舵DAC的设计与验证[J]. 蒲钇霖,石玉,吴斌,叶茂. 微电子学. 2014(01)
[4]一种用于数模转换器的电流-电压转换电路[J]. 崔福良,黄林,朱臻,洪志良. 固体电子学研究与进展. 2004(04)
[5]折叠内插式模/数转换器误差补偿技术研究[J]. 朱樟明,杨银堂,罗宏伟,刘帘曦,朱磊. 电路与系统学报. 2004(01)
博士论文
[1]超高速折叠插值ADC关键技术的研究与设计[D]. 贺文伟.东南大学 2017
[2]折叠内插模数转换器的高速、低功耗低电压设计方法研究[D]. 林俪.复旦大学 2010
硕士论文
[1]一种采用新型时间交织技术ADC的设计[D]. 向飞翔.电子科技大学 2016
[2]折叠插值A/D转换器校准技术的研究与实现[D]. 叶明远.合肥工业大学 2016
[3]10-bit超高速折叠插值A/D转换器架构研究与设计[D]. 司广法.合肥工业大学 2016
[4]时间交错模数转换器设计与校正研究[D]. 朱凯.复旦大学 2008
[5]时间交替高速采样技术研究[D]. 尹亮.中国工程物理研究院 2007
[6]分段式电流舵D/A转换器的研究与设计[D]. 王炜.合肥工业大学 2007
[7]基于两片AD6645高精度数据采集系统研究[D]. 张清洪.电子科技大学 2005
本文编号：2919547
【文章来源】：合肥工业大学安徽省 211工程院校 教育部直属院校
【文章页数】：90 页
【学位级别】：硕士
【部分图文】：
10位超高速折叠插值模数转换器整体Verilog-A模型
end*num_dac-V0;lk)<+transition(clk_fold,tdel,tfall,trise);ref)<+transition(cali_vref,tdel,tfall,trise);li_fold_clk 为折叠器校准时钟，cali_fold_vref 为折叠器的参考电压，N_bit 定义为折叠器输入校准与尾电流校d 表示当前校准的折叠器位置。下一小节将在本节模型证。果10 位折叠插值 ADC 理想 Verilog-A 模型，在时钟采样奎斯特频率 390.332MHz 下，有效位数达到了 9.64 位B，如图 3.17 所示，所搭模型符合校准验证需求。
第三章 高速 ADC 校准技术研究，图 3.19 是图 3.18 的局部放大图，其中预放大器和第二级折叠三级折叠器校准了 4 轮，且随着校准的进行，折叠插值 ADC 输）逐渐逼近校准向量输出参考电压（da_out），验证了校准功能的
【参考文献】：
期刊论文
[1]12位800 MS/s ADC设计[J]. 张正平,徐骅,王永禄,马莉,杨世福. 微电子学. 2014(05)
[2]A 2 GS/s 8-bit folding and interpolating ADC in 90 nm CMOS[J]. 贺文伟,孟桥,张翼,唐凯. Journal of Semiconductors. 2014(08)
[3]一种11位80MS/s分段式电流舵DAC的设计与验证[J]. 蒲钇霖,石玉,吴斌,叶茂. 微电子学. 2014(01)
[4]一种用于数模转换器的电流-电压转换电路[J]. 崔福良,黄林,朱臻,洪志良. 固体电子学研究与进展. 2004(04)
[5]折叠内插式模/数转换器误差补偿技术研究[J]. 朱樟明,杨银堂,罗宏伟,刘帘曦,朱磊. 电路与系统学报. 2004(01)
博士论文
[1]超高速折叠插值ADC关键技术的研究与设计[D]. 贺文伟.东南大学 2017
[2]折叠内插模数转换器的高速、低功耗低电压设计方法研究[D]. 林俪.复旦大学 2010
硕士论文
[1]一种采用新型时间交织技术ADC的设计[D]. 向飞翔.电子科技大学 2016
[2]折叠插值A/D转换器校准技术的研究与实现[D]. 叶明远.合肥工业大学 2016
[3]10-bit超高速折叠插值A/D转换器架构研究与设计[D]. 司广法.合肥工业大学 2016
[4]时间交错模数转换器设计与校正研究[D]. 朱凯.复旦大学 2008
[5]时间交替高速采样技术研究[D]. 尹亮.中国工程物理研究院 2007
[6]分段式电流舵D/A转换器的研究与设计[D]. 王炜.合肥工业大学 2007
[7]基于两片AD6645高精度数据采集系统研究[D]. 张清洪.电子科技大学 2005
本文编号：2919547
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