3GSPS DAC并行伪插值波形合成模块设计
发布时间：2020-12-16 06:17
宽带波形发生器由于其大信号带宽、高质量的输出波形等特点在电子信息测试行业中的应用越来越广泛。随着测试行业的飞速发展,对宽带波形发生器输出带宽的要求也越来越高,波形发生器中数模转换器（Digital to Analog Converter,DAC）的采样率作为输出带宽的主要制约因素之一,已经无法满足需求。采用多路DAC并行结构的伪插值技术能够很好得解决这一问题,实现DAC采样率的等效倍增。本文采用两片最高采样率为1.5GSPS的DAC芯片代替了一片3GSPS的DAC芯片,实现等效采样率为3GSPS的伪插值波形合成模块,使得1.5GSPS采样率的DAC能够输出最高800MHz的波形。本文重点研究了高速同步硬件电路、数据同步输出逻辑的设计,并对合成过程中存在的相位失配误差和幅度失配误差做了深入的分析和测试。主要研究内容如下:1、论证了DAC并行伪插值波形合成的可行性,并详细分析了通道间失配对伪插值结果的影响,确定采用“FPGA+DAC+DDR3 SDRAM”的结构实现波形合成,并要求电路具备时钟相位调节以及输出波形幅度调节功能。2、高速同步硬件电路设计。采用新兴的JESD204B高速数据接口...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：86 页
【学位级别】：硕士
【部分图文】：
伪插值频域叠加过程示意图
第二章主要理论分析及总体方案设计13(1)|(1)sin()||1|20lg|(1)sin((1))|||jRjRjjRjReeRRSFDReeeRR+=(2-12)其中=t/T，/osR=ff。可以看出此时SFDR与以及比值R有关。如图2-6所示为零阶保持方式下，采样时钟相位差为1°时，SFDR与比值R的关系。图2-6采样时钟相位差为1°时，SFDR与R的关系图采样时钟频率以及相位差均固定时，SFDR随着输出信号频率的增高而减小，在R为0.62时，SFDR已经降至30dBc。显然相位差对高频输出信号的影响更大，因此选取R比值较大处，分析不同的相位误差对SFDR的影响。由于本文指标要求最大输出带宽为800MHz，所以选择比值为0.53。如图2-7所示即为R=0.53时，SFDR与不同相位偏差的关系。图2-7R=0.53时，SFDR与不同相位偏差的关系图可以看出，当R=0.53时，时钟相位偏差小于6.5°的情况下才能确保SFDR大于30dBc。随着采样时钟频率的不断提高，对采样时钟相位的控制提出了更高的要
第二章主要理论分析及总体方案设计13(1)|(1)sin()||1|20lg|(1)sin((1))|||jRjRjjRjReeRRSFDReeeRR+=(2-12)其中=t/T，/osR=ff。可以看出此时SFDR与以及比值R有关。如图2-6所示为零阶保持方式下，采样时钟相位差为1°时，SFDR与比值R的关系。图2-6采样时钟相位差为1°时，SFDR与R的关系图采样时钟频率以及相位差均固定时，SFDR随着输出信号频率的增高而减小，在R为0.62时，SFDR已经降至30dBc。显然相位差对高频输出信号的影响更大，因此选取R比值较大处，分析不同的相位误差对SFDR的影响。由于本文指标要求最大输出带宽为800MHz，所以选择比值为0.53。如图2-7所示即为R=0.53时，SFDR与不同相位偏差的关系。图2-7R=0.53时，SFDR与不同相位偏差的关系图可以看出，当R=0.53时，时钟相位偏差小于6.5°的情况下才能确保SFDR大于30dBc。随着采样时钟频率的不断提高，对采样时钟相位的控制提出了更高的要
本文编号：2919683
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：86 页
【学位级别】：硕士
【部分图文】：
伪插值频域叠加过程示意图
第二章主要理论分析及总体方案设计13(1)|(1)sin()||1|20lg|(1)sin((1))|||jRjRjjRjReeRRSFDReeeRR+=(2-12)其中=t/T，/osR=ff。可以看出此时SFDR与以及比值R有关。如图2-6所示为零阶保持方式下，采样时钟相位差为1°时，SFDR与比值R的关系。图2-6采样时钟相位差为1°时，SFDR与R的关系图采样时钟频率以及相位差均固定时，SFDR随着输出信号频率的增高而减小，在R为0.62时，SFDR已经降至30dBc。显然相位差对高频输出信号的影响更大，因此选取R比值较大处，分析不同的相位误差对SFDR的影响。由于本文指标要求最大输出带宽为800MHz，所以选择比值为0.53。如图2-7所示即为R=0.53时，SFDR与不同相位偏差的关系。图2-7R=0.53时，SFDR与不同相位偏差的关系图可以看出，当R=0.53时，时钟相位偏差小于6.5°的情况下才能确保SFDR大于30dBc。随着采样时钟频率的不断提高，对采样时钟相位的控制提出了更高的要
第二章主要理论分析及总体方案设计13(1)|(1)sin()||1|20lg|(1)sin((1))|||jRjRjjRjReeRRSFDReeeRR+=(2-12)其中=t/T，/osR=ff。可以看出此时SFDR与以及比值R有关。如图2-6所示为零阶保持方式下，采样时钟相位差为1°时，SFDR与比值R的关系。图2-6采样时钟相位差为1°时，SFDR与R的关系图采样时钟频率以及相位差均固定时，SFDR随着输出信号频率的增高而减小，在R为0.62时，SFDR已经降至30dBc。显然相位差对高频输出信号的影响更大，因此选取R比值较大处，分析不同的相位误差对SFDR的影响。由于本文指标要求最大输出带宽为800MHz，所以选择比值为0.53。如图2-7所示即为R=0.53时，SFDR与不同相位偏差的关系。图2-7R=0.53时，SFDR与不同相位偏差的关系图可以看出，当R=0.53时，时钟相位偏差小于6.5°的情况下才能确保SFDR大于30dBc。随着采样时钟频率的不断提高，对采样时钟相位的控制提出了更高的要
本文编号：2919683
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