基于RapidIO协议下的5Gb/s高速串行数据发送器设计
发布时间：2020-12-22 18:10
如今社会,信息的交互越来越频繁。大数据量的交互使人们对高传输速率的追求越来越高。高速串行接口在传输速率方面的优势,使得它较并行接口得到了更广泛的研究和应用。本论文研究了高速串行接口发送器,主要工作如下：在系统结构方面：通过对电流模发送器结构特点的分析,针对高速串行接口发送器高信号完整性的应用需求,设计了一款数据率为5Gb/s的大摆幅电流模发送器；根据电流模发送器对尾电流高精度的要求,设计了一款可以调节输出电流的带隙基准源。在理论分析方面：通过分析输出驱动器的等效电路,发现了电流模输出驱动器的输出幅度、去加重级数以及尾电流设置之间的关系,从而得到了输出信号摆幅的普适公式。在电路设计方面：采用组合结构的串化器来串化10位并行输入数据；运用反比例缩减技术来降低电流模发送器功耗,运用偏置电流滤波技术提高抗共模噪声能力；加入开关控制对带隙基准源的输出电流进行调节,保证输出电流满足电流模发送器输出驱动器的需求；尝试采用低压供电来设计电流模输出驱动器,以降低电流模输出驱动器的整体功耗。最后,采用huali 40nm CMOS工艺对电流模发送器和带隙基准进行了版图设计和仿真验证,面积分别为153*23...
【文章来源】：北京交通大学北京市 211工程院校 教育部直属院校
【文章页数】：77 页
【学位级别】：硕士
【文章目录】：
致谢
摘要
ABSTRACT
序
1 引言
1.1 课题实现的背景和意义
1.1.1 背景
1.1.2 意义
1.2 国内外研究现状
1.2.1 国外研究现状
1.2.2 国内研究现状
1.3 本文主要工作
1.4 论文的章节安排
2 高速串行接口数据传输系统概述
2.1 RapidIO协议简介
2.2 高速串行接口通用架构
2.2.1 发送器的常用结构
2.2.2 电流模发送器
2.3 高速串行接口电路性能评价指标
2.3.1 抖动
2.3.2 眼图
2.3.3 误码率
2.4 高速串行接口电路中的传输信道
2.4.1 频率依赖性损耗
2.4.2 反射
2.5 信号完整性与解决方案
2.5.1 阻抗匹配
2.5.2 编码技术
2.5.3 信道补偿技术
2.6 本章小结
3 5Gb/s高速串行电流模发送器设计
3.1 电流模发送器结构
3.2 预驱动器设计
3.2.1 串化器设计
3.2.2 时钟模块设计
3.3 电流模去加重输出驱动器设计
3.3.1 去加重时的等效电路分析
3.3.2 电流模输出驱动器设计
3.4 带隙基准源设计
3.4.1 带隙电压基准电路工作原理
3.4.2 带隙电压基准电路性能评价
3.4.3 传统型带隙电压基准电路
3.4.4 电压-电流转换电路设计
3.4.5 带隙基准源整体电路设计
3.5 低压供电电流模输出驱动器设计
3.6 本章小结
4 版图设计和后仿真结果
4.1 版图设计概述
4.1.1 匹配设计
4.1.2 寄生优化设计
4.1.3 抗干扰设计
4.1.4 可靠性设计
4.1.5 深亚微米版图设计注意事项
4.2 5Gb/s电流模发送器的版图设计
4.3 带隙基准源的版图设计
4.4 低压供电输出驱动器的版图设计
4.5 后仿真验证
4.5.1 5Gb/s电流模发送器的后仿真验证
4.5.2 带隙基准源的后仿真验证
4.5.3 低压供电输出驱动器的后仿真验证
4.6 本章小结
5 测试分析
5.1 测试方案
5.2 测试结果与性能分析对比
5.3 本章小结
6 总结与展望
6.1 总结
6.2 展望
参考文献
作者简历及攻读硕士学位期间取得的研究成果
学位论文数据集
【参考文献】：
期刊论文
[1]A 6.25 Gb/s equalizer in 0.18μm CMOS technology for high-speed SerDes[J]. 张明科,胡庆生. Journal of Semiconductors. 2013(12)
[2]A 5 Gb/s transceiver in 0.13μm CMOS for PCIE2.0[J]. 罗钢,高常平,曾献君. 半导体学报. 2011(08)
[3]A 2.5-Gb/s fully-integrated,low-power clock and recovery circuit in 0.18-μm CMOS[J]. 张长春,王志功,施思,郭宇峰. 半导体学报. 2010(03)
[4]5-Gb/s 0.18-μm CMOS 2:1 multiplexer with integrated clock extraction[J]. 张长春,王志功,施思,苗澎,田玲. 半导体学报. 2009(09)
博士论文
[1]高速SERDES接口芯片设计关键技术研究[D]. 韦雪明.电子科技大学 2012
[2]高速串行数据发送器的研究[D]. 叶菁华.复旦大学 2005
硕士论文
[1]基于0.13μmCMOS工艺的5Gbps CDR电路的设计与实现[D]. 冯颖劼.国防科学技术大学 2007
[2]高速串行接口电路的研究与设计[D]. 王建军.国防科学技术大学 2006
本文编号：2932190
【文章来源】：北京交通大学北京市 211工程院校 教育部直属院校
【文章页数】：77 页
【学位级别】：硕士
【文章目录】：
致谢
摘要
ABSTRACT
序
1 引言
1.1 课题实现的背景和意义
1.1.1 背景
1.1.2 意义
1.2 国内外研究现状
1.2.1 国外研究现状
1.2.2 国内研究现状
1.3 本文主要工作
1.4 论文的章节安排
2 高速串行接口数据传输系统概述
2.1 RapidIO协议简介
2.2 高速串行接口通用架构
2.2.1 发送器的常用结构
2.2.2 电流模发送器
2.3 高速串行接口电路性能评价指标
2.3.1 抖动
2.3.2 眼图
2.3.3 误码率
2.4 高速串行接口电路中的传输信道
2.4.1 频率依赖性损耗
2.4.2 反射
2.5 信号完整性与解决方案
2.5.1 阻抗匹配
2.5.2 编码技术
2.5.3 信道补偿技术
2.6 本章小结
3 5Gb/s高速串行电流模发送器设计
3.1 电流模发送器结构
3.2 预驱动器设计
3.2.1 串化器设计
3.2.2 时钟模块设计
3.3 电流模去加重输出驱动器设计
3.3.1 去加重时的等效电路分析
3.3.2 电流模输出驱动器设计
3.4 带隙基准源设计
3.4.1 带隙电压基准电路工作原理
3.4.2 带隙电压基准电路性能评价
3.4.3 传统型带隙电压基准电路
3.4.4 电压-电流转换电路设计
3.4.5 带隙基准源整体电路设计
3.5 低压供电电流模输出驱动器设计
3.6 本章小结
4 版图设计和后仿真结果
4.1 版图设计概述
4.1.1 匹配设计
4.1.2 寄生优化设计
4.1.3 抗干扰设计
4.1.4 可靠性设计
4.1.5 深亚微米版图设计注意事项
4.2 5Gb/s电流模发送器的版图设计
4.3 带隙基准源的版图设计
4.4 低压供电输出驱动器的版图设计
4.5 后仿真验证
4.5.1 5Gb/s电流模发送器的后仿真验证
4.5.2 带隙基准源的后仿真验证
4.5.3 低压供电输出驱动器的后仿真验证
4.6 本章小结
5 测试分析
5.1 测试方案
5.2 测试结果与性能分析对比
5.3 本章小结
6 总结与展望
6.1 总结
6.2 展望
参考文献
作者简历及攻读硕士学位期间取得的研究成果
学位论文数据集
【参考文献】：
期刊论文
[1]A 6.25 Gb/s equalizer in 0.18μm CMOS technology for high-speed SerDes[J]. 张明科,胡庆生. Journal of Semiconductors. 2013(12)
[2]A 5 Gb/s transceiver in 0.13μm CMOS for PCIE2.0[J]. 罗钢,高常平,曾献君. 半导体学报. 2011(08)
[3]A 2.5-Gb/s fully-integrated,low-power clock and recovery circuit in 0.18-μm CMOS[J]. 张长春,王志功,施思,郭宇峰. 半导体学报. 2010(03)
[4]5-Gb/s 0.18-μm CMOS 2:1 multiplexer with integrated clock extraction[J]. 张长春,王志功,施思,苗澎,田玲. 半导体学报. 2009(09)
博士论文
[1]高速SERDES接口芯片设计关键技术研究[D]. 韦雪明.电子科技大学 2012
[2]高速串行数据发送器的研究[D]. 叶菁华.复旦大学 2005
硕士论文
[1]基于0.13μmCMOS工艺的5Gbps CDR电路的设计与实现[D]. 冯颖劼.国防科学技术大学 2007
[2]高速串行接口电路的研究与设计[D]. 王建军.国防科学技术大学 2006
本文编号：2932190
本文链接：https://www.wllwen.com/kejilunwen/dianzigongchenglunwen/2932190.html
