基于System Verilog的ASIC时钟验证

发布时间：2021-01-12 11:47

　　目前集成电路技术的高速发展使得芯片的规模和复杂度与日俱增,验证工作量随之快速增加。在整个片上系统的开发流程中,验证工作所花费的时间占据整个项目的70%左右,即使投入如此巨大的精力,验证工作的不全面依然是导致流片失败的主要原因,功能验证已经成为芯片设计开发周期的瓶颈。而时钟贯穿整个电路,是芯片系统功能实现的根本前提,所以时钟模块全面有效的验证显得尤为重要。阐述了模拟验证和形式化验证方法的概念,分析了其原理并深入研究了各自的优缺点,提出了将模拟验证和断言验证相结合的方法对时钟模块进行验证;针对ASIC时钟模块的不同功能点,采用定向测试,受约束的随机化测试以及基于覆盖率驱动相结合的验证手段对其进行检查;通过对时钟模块特性的研究在典型验证平台的基础上做出相应的改进,简化了验证平台,有效的降低了时钟模块IP级验证的困难程度。分析了时钟模块的工作模式,使用场景遍历的方法对系统正常工作模式下时钟模块的功能点进行检查,其中锁相环性能的检查:包括两种工作模式下输出时钟频率和内部参数的检查,以及模式切换过程性能的检查;寄存器性能的检查:采用隔位输入激励矢量的方法对寄存器的读写性能进行检查;接口信号连接的检... 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：84 页

【学位级别】：硕士

【部分图文】：

PHY0~PHY3时钟来源检查仿真图

图 3.12 和图 3.13 分别是对同一系统不同工作模式下系统功耗的收集信息。图3.12 正常模式下的系统功耗报表图 3.12 是 PA 分析工具在系统处于正常工作模式下收集到的功耗信息，从图中可

静态功耗为 4.42mW；寄存器和门闩的动态功耗分别为 15.9mW 和 39.2μW，总的动态功耗为 455μW。图3.13 降频模式下的系统功耗报表图 3.13 是 PA 分析工具在系统处于动态时钟工作模式下收集到的功耗信息，从图中可以看出，降频模式下系统的寄存器和门闩静态功耗分别为 39.9mW 和 106μW，总的静态功耗为 4.42mW；寄存器和门闩的动态功耗分别为 8.49W 和 20.7μW，总的动态功耗为 254μW。通过对图 3.12 和 3.13 两种模式下功耗的对比，所有的功耗节省都体现在动态功耗上，动态降频模式下的系统的动态功耗分别为 8.49uw 和 20.7uw，总的动态功耗减少了 12mW

【参考文献】：
期刊论文
[1]基于形式验证的毛刺检测技术[J]. 朱秋岩,李东方.  计算机工程与设计. 2018(10)
[2]数字芯片中时钟产生模块的设计与验证[J]. 杨斌,史亚维.  电子世界. 2018(18)
[3]基于DPI-C接口的可扩展SOC验证平台[J]. 李璐,周春良,冯曦,周芝梅,朱承治.  电子设计工程. 2018(04)
[4]时钟树低功耗设计[J]. 肖剑洪,熊晓明.  电子世界. 2017(05)
[5]SoC设计中的时钟低功耗技术[J]. 王延升,刘雷波.  计算机工程. 2009(24)
[6]SystemVerilog断言及其应用[J]. 陈先勇,徐伟俊,杨鑫,夏宇闻.  中国集成电路. 2007(09)
[7]基于断言的形式验证方法应用研究[J]. 王青,杨孟飞.  航天控制. 2007(03)

硕士论文
[1]基于UVM的Flash存储器功能验证[D]. 彭楠.西安电子科技大学 2018
[2]基于南桥芯片的低功耗的优化设计与实现[D]. 徐林真.西安电子科技大学 2018
[3]基于UVM的SoC系统验证研究[D]. 陈静.电子科技大学 2017
[4]支持动态变频的片上系统的时钟控制单元[D]. 莫东杰.广东工业大学 2016
[5]复杂IC设计验证环境流程的优化实现[D]. 黄显武.上海交通大学 2013



本文编号：2972795