SOI基横向半超结器件比导通电阻模型与实验研究
发布时间：2021-01-20 18:58
SOI智能功率集成电路（Smart Power IC,SPIC）因其SOI（Silicon-On-Insulator）材料介质层的存在,相较于硅基芯片,能实现更高的集成度、更小的寄生效应以及更低的功耗,在功率半导体器件市场受到了广泛运用。所以,研究作为SOI SPIC芯片核心器件的SOI横向功率器件具有重大意义。在实际应用中,希望其拥有开态时低的比导通电阻和关断时高的反向耐压,故引入了超结（Superjunction,SJ）技术以缓解比导通电阻和耐压的矛盾关系。横向超结器件具有衬底辅助耗尽效应（Substrate Assisted Depletion,SAD）,相关学者提出等效衬底模型（Equivalent Substrate model,ES model）,引入电荷补偿层（Charge Compensation Layer,CCL）显著提升了器件耐压。然而,基于ES模型的横向半超结器件的比导通电阻优化模型,还未见理论和实验报道。本文也主要围绕着SOI横向功率器件比导通电阻和耐压的优化展开,其主要工作及创新点如下:首先,根据等效衬底模型,结合理想衬底条件对SOI基横向器件衬底进行优化,...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：75 页
【学位级别】：硕士
【部分图文】：
硅基SPIC基本单元
电子科技大学硕士学位论文41.1.2SOI横向功率器件SOI技术主要运用在SPIC芯片中。如图1-5和1-6所示，分别为制作在体硅材料和SOI材料上的SPIC基本单元。图1-5硅基SPIC基本单元图1-6SOI基SPIC基本单元从图中可以看出硅基芯片的器件和电路是制作在外延层上，高低压单元之间、器件之间以及器件和衬底之间的电气隔离主要由反向偏置的PN结完成，存在着泄漏电流。而SOI芯片因其顶层硅和衬底层之间的绝缘介质，各部分之间存在的电气连接得以完全消除。SOI横向功率器件是SOI智能功率集成电路（SmartPowerIC，SPIC）芯片的核心器件，主要起到电源开关的作用，需要承受反向高耐压。横向功率器件的耐压由横向耐压和纵向耐压的最小值决定。提高横向耐压的常见技术为RESURF技术。R.PZingg将DoubleRESURF技术运用到SOI横向高压器件中，缓解了比导通电阻与耐压的矛盾，具体措施为在横向器件漂移区表面引入P型杂质来优化表面电场，如图1-7(a)所示[12]。S.K.Chung采用表面SOIRESURF技术，将P型降场层改为N型重掺杂层，仿真获得了297V的击穿电压，如图1-7(b)所示[13]。另一种常见技术就是横向超结技术，为本次设计研究的核心。超结技术在横向
圃旃ひ斩际?直接在材料表面进行，如扩散、离子注入、刻蚀等，所以造成了超结制备的困难。实现超结工艺一种可行的思想为：通过多次重复的工艺过程进行叠加，把每次的“表面”依次变为“体内”[21]。超结工艺按照异型杂质的形成方式主要可以分为如下三类：1）多外延工艺。通过多次外延的方式形成N条或P条的异型掺杂；2）多次离子注入工艺。通过控制注入能量来控制注入深度，采用不同能量进行多次注入形成异型掺杂；3）刻槽工艺。包括刻槽外延填充、槽壁倾斜注入、槽壁气相掺杂工艺等。下面对这三大类工艺进行详细说明。图1-11给出了实现多外延工艺的两种方法。第一种方法如图1-11(a)所示，每次先外延一层一定浓度的N型杂质，再通过局部离子注入的方式注入P型杂质，使得部分原有的N型杂质补偿后变为P型，如此多次叠加形成电荷平衡的P条和N条[22-23]。第二种方法如图1-11(b)所示，与第一种方法的不同之处在于，第二种方式是先外延一层轻掺杂层，P条和N条均采用离子注入的方式形成[24-26]。第二种方法相较于第一种方法，超结条能获得更好的均匀性。多次外延工艺由于每次外延的厚度相对固定，所以外延次数会随着漂移区长度的增加而增加，这大大提高了半导体的制造成本。但多次外延工艺形成的耐压层单晶结构均匀，且界面态少。(a)(b)图1-11多外延工艺。(a)仅形成P型杂质；(b)同时形成N型和P型杂质
【参考文献】：
期刊论文
[1]SOI技术的发展思路[J]. 陈昕. 电子器件. 2010(02)
[2]超结器件[J]. 陈星弼. 电力电子技术. 2008(12)
博士论文
[1]超结功率器件等效衬底模型与非全耗尽工作模式研究[D]. 章文通.电子科技大学 2016
[2]智能功率集成电路中功率半导体器件的研究[D]. 程骏骥.电子科技大学 2013
[3]SOI横向高压器件纵向耐压理论与新结构[D]. 胡盛东.电子科技大学 2010
硕士论文
[1]横向超结器件非全耗尽工作模式与实验实现[D]. 蒲松.电子科技大学 2019
[2]部分超结VDMOS器件Ron,sp-BV优化模型与结构研究[D]. 赖春兰.电子科技大学 2019
[3]具有部分超结的SOI横向高压器件研究[D]. 詹珍雅.电子科技大学 2018
[4]高压LDMOS器件终端技术的研究与设计[D]. 于亮亮.电子科技大学 2017
本文编号：2989596
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：75 页
【学位级别】：硕士
【部分图文】：
硅基SPIC基本单元
电子科技大学硕士学位论文41.1.2SOI横向功率器件SOI技术主要运用在SPIC芯片中。如图1-5和1-6所示，分别为制作在体硅材料和SOI材料上的SPIC基本单元。图1-5硅基SPIC基本单元图1-6SOI基SPIC基本单元从图中可以看出硅基芯片的器件和电路是制作在外延层上，高低压单元之间、器件之间以及器件和衬底之间的电气隔离主要由反向偏置的PN结完成，存在着泄漏电流。而SOI芯片因其顶层硅和衬底层之间的绝缘介质，各部分之间存在的电气连接得以完全消除。SOI横向功率器件是SOI智能功率集成电路（SmartPowerIC，SPIC）芯片的核心器件，主要起到电源开关的作用，需要承受反向高耐压。横向功率器件的耐压由横向耐压和纵向耐压的最小值决定。提高横向耐压的常见技术为RESURF技术。R.PZingg将DoubleRESURF技术运用到SOI横向高压器件中，缓解了比导通电阻与耐压的矛盾，具体措施为在横向器件漂移区表面引入P型杂质来优化表面电场，如图1-7(a)所示[12]。S.K.Chung采用表面SOIRESURF技术，将P型降场层改为N型重掺杂层，仿真获得了297V的击穿电压，如图1-7(b)所示[13]。另一种常见技术就是横向超结技术，为本次设计研究的核心。超结技术在横向
圃旃ひ斩际?直接在材料表面进行，如扩散、离子注入、刻蚀等，所以造成了超结制备的困难。实现超结工艺一种可行的思想为：通过多次重复的工艺过程进行叠加，把每次的“表面”依次变为“体内”[21]。超结工艺按照异型杂质的形成方式主要可以分为如下三类：1）多外延工艺。通过多次外延的方式形成N条或P条的异型掺杂；2）多次离子注入工艺。通过控制注入能量来控制注入深度，采用不同能量进行多次注入形成异型掺杂；3）刻槽工艺。包括刻槽外延填充、槽壁倾斜注入、槽壁气相掺杂工艺等。下面对这三大类工艺进行详细说明。图1-11给出了实现多外延工艺的两种方法。第一种方法如图1-11(a)所示，每次先外延一层一定浓度的N型杂质，再通过局部离子注入的方式注入P型杂质，使得部分原有的N型杂质补偿后变为P型，如此多次叠加形成电荷平衡的P条和N条[22-23]。第二种方法如图1-11(b)所示，与第一种方法的不同之处在于，第二种方式是先外延一层轻掺杂层，P条和N条均采用离子注入的方式形成[24-26]。第二种方法相较于第一种方法，超结条能获得更好的均匀性。多次外延工艺由于每次外延的厚度相对固定，所以外延次数会随着漂移区长度的增加而增加，这大大提高了半导体的制造成本。但多次外延工艺形成的耐压层单晶结构均匀，且界面态少。(a)(b)图1-11多外延工艺。(a)仅形成P型杂质；(b)同时形成N型和P型杂质
【参考文献】：
期刊论文
[1]SOI技术的发展思路[J]. 陈昕. 电子器件. 2010(02)
[2]超结器件[J]. 陈星弼. 电力电子技术. 2008(12)
博士论文
[1]超结功率器件等效衬底模型与非全耗尽工作模式研究[D]. 章文通.电子科技大学 2016
[2]智能功率集成电路中功率半导体器件的研究[D]. 程骏骥.电子科技大学 2013
[3]SOI横向高压器件纵向耐压理论与新结构[D]. 胡盛东.电子科技大学 2010
硕士论文
[1]横向超结器件非全耗尽工作模式与实验实现[D]. 蒲松.电子科技大学 2019
[2]部分超结VDMOS器件Ron,sp-BV优化模型与结构研究[D]. 赖春兰.电子科技大学 2019
[3]具有部分超结的SOI横向高压器件研究[D]. 詹珍雅.电子科技大学 2018
[4]高压LDMOS器件终端技术的研究与设计[D]. 于亮亮.电子科技大学 2017
本文编号：2989596
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