功耗约束下的三维芯片测试成本优化方法研究

发布时间：2021-01-21 23:59

　　随着三维芯片制造技术的发展,芯片上的晶体管数量急剧增加,功能也越来越复杂,三维芯片的测试面临严峻的挑战。测试时间长与测试数据量大是三维芯片测试所面临的主要问题,因此,研究安全并且快速的芯片测试方法对降低芯片的测试成本尤为重要。本文从功耗安全的角度出发,对三维芯片的测试调度方法和测试数据压缩方法两个方面展开了研究,主要工作如下:提出了一种基于分时复用的协同优化各层之间、层与核之间测试资源的调度方法。首先,在三维芯片各层配置移位寄存器,通过移位寄存器组对输入数据的控制,实现对各层之间以及同一层的各个芯核之间的测试频率的合理划分,使位于不同位置的芯核能够被并行测试;其次,使用贪心算法优化寄存器的分配,减少芯核并行测试的空闲周期;最后,采用一种离散粒子群优化算法求出最优三维堆叠的布图,以便于充分利用硅通孔的传输潜力,提高并行测试效率,减少测试时间。另外,时分复用的方法可以有效降低因为局部过热而产生的失效风险。实验结果表明,优化后的整个测试访问机制利用率有所升高,并且测试时间获得了减少,降低了测试成本。在三态信号的基础上,提出了一种输入精简与相容压缩相结合的多重数据压缩方法。该方法先利用输入精简... 

【文章来源】：合肥工业大学安徽省 211工程院校 教育部直属院校

【文章页数】：69 页

【学位级别】：硕士

【部分图文】：

图２．１?２Ｄ?ＩＣ与３Ｄ?ＩＣ结构图??

第二章三维芯片及其测试技术概述??２．１三维芯片简介??图２．１所示为２Ｄ?１Ｃ和３Ｄ?１Ｃ的结构图，图中普通的２Ｄ?１Ｃ是在平面的结构上??实现不同元器件之间的互连，３Ｄ?１Ｃ作为集成电路的一种，与２Ｄ?１Ｃ有着很多相似??之处，但３Ｄ?１Ｃ将芯片的平面结构向立体结构转变，位于不同层之间的多个晶粒??通过垂直方向上的ＴＳＶ实现互连。??晶粒３?Ｉ??ａｍ?｜］［?＾Ｙ＊！??品粒１?ｊ??１…―￣￣－Ｔｑ?卜：＝＿，?Ｉ?Ｉ?＞１?Ｉ?Ｉ?Ｉ?Ｉ?ＩＩ?ＩＩ?ＩＩ?＾?硅中介层??ＣＯ?＾?Ｃ?３?（?）?ｔ?＇ｉ?ｔ?３?ｔ：?０?Ｃ?＾?Ｃ，Ｏ?Ｃ?０?＿?ＣＤ?Ｃ?Ｊ?ＣＯ?Ｃ?Ｏ?Ｃ?３?Ｏ?ｔ?３?Ｃ３Ｃ３?ＣＤ??＋彳契?Ａｉｌ??ｇ?＾?Ｋ?电路板?七?凝Ｐ?电路板??（ａ）?２Ｄ?１Ｃ?（ｂ）?３Ｄ?ＩＣ??图２．１?２Ｄ?ＩＣ与３Ｄ?ＩＣ结构图??Ｆｉｇ?２．１?Ｓｔｒｕｃｔｕｒｅ?ｏｆ?２Ｄ?ＩＣ?ａｎｄ?３Ｄ?ＩＣ??由于三维芯片还处在研宄阶段，制造工艺尚未成熟。目前，三维芯片的制造??方式主要复用二维集成电路的制造技术，并加入一部分三维集成电路的制造工艺。??下文将简单介绍三维芯片的制造流程。??２．?１．１?３Ｄ芯片主要制造过程??芯片主要制造流程如图２．２所示，芯片从矿石到成品，需要经过晶圆制

ＴＡＭ设计中需要解决的重要问题。对于堆叠中的某个芯核ｃ来说，当测试数据量??和测试频率确定时，测试所需时间￣与ＴＡＭ宽度＇成反比。若将￣当作矩形的长，??＇当作矩形的宽，当带宽＇变化时，矩形面积＼恒定。在图２．６（ａ）中，当一个堆叠??中存在Ｃｋ?Ｃ２、Ｃ３、Ｃ４和Ｃ５５个芯核，在无有效ＴＡＭ设计情况下，每个芯核只??能按序串行测试，完成测试的时间较长，测试效率低下。当存在有效的ＴＡＭ设计??时，ＴＡＭ测试资源能被有效分配，如图２．６（ｂ）所示的方法，部分芯核可以并行测??试，降低了测试时间，但仍存在一些空闲资源，影响测试效率。??ＴＡＭ??宽度?匕１?匕４?匕５??测试时间??（ａ）


本文编号：2992132