2.488 Gbit/s时钟数据恢复电路的设计

发布时间：2021-05-05 21:16

　　利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复（CDR）电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环（PLL）的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。后仿真结果表明,系统电源电压为1.8 V,在2.488 Gbit/s速率的非归零（NRZ）码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566μm×448μm。 

【文章来源】：半导体技术. 2017,42(05)北大核心CSCD

【文章页数】：8 页

【文章目录】：
0 引言
1 CDR电路结构设计
    1.1 PLL环路参数分析
    1.2 FLL环路参数设计
2 CDR子模块的设计
    2.1 锁定检测器
    2.2 鉴相器
    2.3 鉴频鉴相器
    2.4 电荷泵
    2.5 压控振荡器
3 版图设计
4 后仿真结果
    4.1 VCO后仿真
    4.2 CDR后仿真
5 结论



本文编号：3170599