单通道高速低功耗逐次逼近型模数转化器

发布时间：2021-05-21 20:05

　　随着通信技术的发展尤其是5G技术的提出,需要设计一个采样率上千兆赫兹（GHz）,有效位在6-8位低功耗的模数转化器（ADC）对信号进行处理。在设计要求下,Pipelined ADC因为其优越的吞吐量更受欢迎,但是其中的高增益高线性度的运算放大器需要更高的功耗,并且随着工艺的进步尤其是电源电压的降低,其设计变得更加困难。另外一方面,SAR ADC因其高度数字化特性,转化速度和功耗都随着工艺的进步得到了很大的改善;但是传统的SAR ADC的每一次量化都需要n次循环（n为其分辨率）,且每一次转化都受到比较器的转化时间和CDAC（电容定标型数模转化器）建立时间的限制;因此SAR ADC如果需要进一步提高转化速度,必须要对结构进行改进。本论文使用比较器交替技术,并对每一个模块进行改进,实现了一个采样频率为500M,分辨率为8bit的SAR ADC设计。本文首先设计了一款10bit、75M/s的SAR ADC。该设计采用Vcm-biased CDAC拓扑,使用异步逻辑结构和采用有预置放大器的动态锁存器构成的比较器,基于GF55nm CMOS工艺实现。版图后仿真的结果显示,该设计在电源电压1.2V时... 

【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校

【文章页数】：92 页

【学位级别】：硕士

【文章目录】：
摘要
abstract
第一章 绪论
    1.1 研究背景和意义
    1.2 高速SAR ADC发展趋势以及一些关键性问题解决方法
    1.3 本论文的主要贡献和创新
    1.4 本论文的结构安排
第二章 ADC的指标和常见ADC的架构比较
    2.1 A/D转化器原理
    2.2 ADC的性能指标
        2.2.1 量化噪声
        2.2.2 频谱性能指标
        2.2.3 线性
        2.2.4 线性和频谱特性的关系
    2.3 常见A/D转化器类别
        2.3.1 并行搜索转化器
        2.3.2 顺序搜索转化器
        2.3.3 线性搜索转化器
        2.3.4 过采样转化器
    2.4 本章小结
第三章 10位75MS/s的SAR ADC设计
    3.1 系统整体方案
    3.2 模数转化器各个模块的设计
        3.2.1 自举开关的设计
        3.2.2 比较器的设计
        3.2.3 电容定标DAC的设计
        3.2.4 数字逻辑的设计
    3.3 该电路版图布局以及其仿真结果
    3.4 ADC的测试PCB设计
    3.5 本章小结
第四章 单通道8bit,500M/S高速SAR ADC设计
    4.1 系统的整体框图
    4.2 SAR ADC具体各个模块的设计与改进
        4.2.1 自举开关的设计
        4.2.2 比较器的设计
        4.2.3 CDAC的设计
        4.2.4 数字逻辑设计
    4.3 版图设计和仿真结果
    4.4 后期PCB绘制时需要注意的问题
    4.5 本章小结
第五章 总结和展望
    5.1 工作总结
    5.2 后续工作展望
致谢
参考文献
攻读硕士学位期间取得的成果


【参考文献】：
硕士论文
[1]SAR ADC的研究及芯片设计与验证[D]. 郝蕾.浙江大学 2017



本文编号：3200300