10-bit超高速折叠插值A/D转换器架构研究与设计
发布时间：2021-08-15 08:46
在数字信号处理技术不断发展的背景之下,诸如高性能数字示波器、无线通信基站以及软件无线电等系统的数据处理速度在很大程度上越来越受制于模数转换器的转换速率。研究适用于能够在射频频段对微弱信号进行快速转换的模数转换器,对于提升上述整机系统的数据处理速度和准确度具有重大意义。高速、高精度的模数转换器逐渐成为学术界和工业界的研究热点。在多种高速模数转换器之中,折叠插值模数转换器具有与全并行模数转换器相当的转换速度。同时,相比于全并行模数转换器而言,在折叠插值模数转换器中折叠技术和插值技术的运用又使得转换器中比较器数目得以减少,整体功耗和芯片面积得以降低,而其精度相比于全并行模数转换器却可以进一步提高。基于折叠插值模数转换器在实现高转换速度和高精度等方面的上述优势,本论文在架构层面对其进行了研究。首先,本论文结合传统折叠插值架构,对折叠插值模数转换器的结构特点进行了介绍,分析了折叠插值模数转换器的工作原理,讨论了折叠插值架构中各结构参数之间的约束关系。然后,在此基础之上系统地探讨了影响折叠插值模数转换器速度和精度的关键因素,研究了利用多级级联折叠技术来提高转换器精度,以及利用流水线技术来提高转换器...
【文章来源】：合肥工业大学安徽省 211工程院校 教育部直属院校
【文章页数】：81 页
【学位级别】：硕士
【部分图文】：
图３－８?１０－ｂｉｔ超高速折叠插值模数转换器整体架构??Ｆｉｇｕｒｅ?３－８?Ｏｖｅｒａｌｌ?Ａｒｃｈｋｅｃｔｕｒｅ?ｏｆ?１０－ｂｉｔ?Ｕｌｔｒａ－ｈｉｇｈ－ｓｐｅｅｄ??
操作的具体实施方法是在各级折叠插值模块中插入级间采样保持电路，相邻??两级的级间采样保持电路在反相时钟信号的控制之下，交替处于采样阶段和??保持阶段。具体的工作过程如下图３－９中所示。??ｃｌｋｐ?１?１??ｃｌｋｎ?１???Ｖｉｎ??Ｓｔａｇｅ?０?Ｓｔａｇｅ?１?Ｓ?化?ｇｅ?６??图３－９级间流水线示意图??Ｆｉｇｕｒｅ?３－９?Ｐｉｐｅｌｉ打ｅ?ｉ打ｓｉｄｅ?Ｑｕａ打ｔｉｚａｔｉｏ打?Ｃｈａ打ｎｅｌ??ｃｌｋｎ?ｒＬｒＬｒＬｎ＿ｎＬｒＬ＿ｒＬｒＬｒＬｒＬｒＬＴＬ??ｄｋｐｕ￣Ｌｒｍ＿ｒＬｎ＿ｒＬｎ＿ｎｊａ＿ｒＬｒＬＴ??图３－１０级间采样保持电路控制信号??Ｆｉｇｕｒｅ?３－１０?Ｇｏ打ｔｒｏｌ?Ｓｉｇｎａｌ?ｏｆ?Ｉ打ｔｅｒ－Ｓｔａｇｅ?Ｓａｍｐｌｅ?ａｎｄ?Ｈｏｌｄ?Ｃｉｒｃｕｉｔ??在上图３－９中，各级对应的级间采样保持电路的控制时钟依次为ｄｋｎ、??ｃｌｋｐ、ｄｋｎ、ｃｌｋｐ、ｄｋｎ、ｃｌｋｐ，共六级级间采样保持电路。ｃｌｋｎ和ｃｌｋｐ对应??的时序关系如图３－１０所示。在本架构中，约定在控制时钟为高电平时，级??间采样保持电路处于采样阶段，反之则处于保持阶段。在控制信号的起始阶??段，即输入信号加到预放大器的瞬间，ｄｋｎ为高电平１，ｃｌｋｐ为低电平０。??此时，第一级、第Ｈ级和第五级的级间采样保持电路处于采样阶段，第二级、??第四级和第六级的采样保持电路处于保持阶段。输入信号经过预放大器和第??一级折叠插值电路处理Ｗ后，被第一级采样保持电路采样，当控制时钟信号??发生翻转Ｗ后
?第四章超高速ＡＤＣ行为级建模及仿真???上述模型中，变量ｄｖ＿ｒｅｆ是预放大器的线性放大范围，ｄｖ是输入信号??ｖｉｎ和参考电压ｖｒｅｆ的差值，Ｒｓ是预放大器的电阻负载，Ｋｎ、Ｉｓｓｙ？及Ｍ分??别对应的是输入对管的工艺参数差分对尾电流及输入对管的并??联个数。在上述模型中，主要描述了流经负载的差分电流是如何根据输入信??号ｖｉｎ和参考电压ｖｒｅｆ的差值进行分配。具体的分配关系表示为：??化?ｍｐ＝Ｍ＊?Ｋｎ＊。＾?ｓｑｒｔ（（２?＊?Ｉｓｓ／（Ｋｎ＊?－（ｉｖ＊ｄｖ）；??上述关系中，化ｍｐ为代表差分电流的临时变量，在－ｄｖ＿ｒｅｆ＜ｄｖ＜ｄｖ＿ｒｅｆ??范围Ｗ内，预放大器对输入信号ｖｉｎ和参考电压ｖｒｅｆ的差值进行线性放大；??当ｄｖ在上述范围Ｗ外时，预放大器输出端饱和，不再对上述差值进行放大。??
【参考文献】：
期刊论文
[1]1.8V 8 bit 200MS/s折叠插值模数转换器设计[J]. 邹涌,李冬梅. 电子测量技术. 2009(06)
[2]超高速数据采集技术发展现状[J]. 马海潮. 测试技术学报. 2003(04)
博士论文
[1]折叠内插模数转换器的高精度设计研究与实现[D]. 李晓娟.西安电子科技大学 2012
[2]折叠内插模数转换器的高速、低功耗低电压设计方法研究[D]. 林俪.复旦大学 2010
[3]8位、500MS/s高速折叠内插模数转换器设计[D]. 曹寒梅.西安电子科技大学 2008
[4]千兆以太网中低电压高速模数转换器设计研究[D]. 陈诚.复旦大学 2005
[5]宽带无线通信收发信机及其若干关键技术研究[D]. 何松柏.电子科技大学 2003
硕士论文
[1]高速折叠插值模数转换器的设计[D]. 韩志伟.哈尔滨工业大学 2013
[2]64位RISC流核心主流水线的设计及优化[D]. 赵齐.国防科学技术大学 2012
[3]65nm工艺下12比特50兆赫兹流水线模数转换器设计研究[D]. 舒光华.复旦大学 2011
[4]超高速ADC折叠内插结构与电路设计[D]. 刘元.电子科技大学 2010
[5]14比特100兆采样/秒流水线模数转换器[D]. 罗磊.复旦大学 2009
[6]基于0.18μm CMOS工艺的超高速比较器的设计[D]. 韩宝妮.西安电子科技大学 2009
[7]GSPS超高速ADC系统设计与仿真[D]. 熊莉英.电子科技大学 2006
[8]数/模混合电路的行为级设计和验证[D]. 刘晓稳.合肥工业大学 2005
[9]电源芯片中CMOS带隙基准源与微调的设计与实现[D]. 李永红.电子科技大学 2005
本文编号：3344218
【文章来源】：合肥工业大学安徽省 211工程院校 教育部直属院校
【文章页数】：81 页
【学位级别】：硕士
【部分图文】：
图３－８?１０－ｂｉｔ超高速折叠插值模数转换器整体架构??Ｆｉｇｕｒｅ?３－８?Ｏｖｅｒａｌｌ?Ａｒｃｈｋｅｃｔｕｒｅ?ｏｆ?１０－ｂｉｔ?Ｕｌｔｒａ－ｈｉｇｈ－ｓｐｅｅｄ??
操作的具体实施方法是在各级折叠插值模块中插入级间采样保持电路，相邻??两级的级间采样保持电路在反相时钟信号的控制之下，交替处于采样阶段和??保持阶段。具体的工作过程如下图３－９中所示。??ｃｌｋｐ?１?１??ｃｌｋｎ?１???Ｖｉｎ??Ｓｔａｇｅ?０?Ｓｔａｇｅ?１?Ｓ?化?ｇｅ?６??图３－９级间流水线示意图??Ｆｉｇｕｒｅ?３－９?Ｐｉｐｅｌｉ打ｅ?ｉ打ｓｉｄｅ?Ｑｕａ打ｔｉｚａｔｉｏ打?Ｃｈａ打ｎｅｌ??ｃｌｋｎ?ｒＬｒＬｒＬｎ＿ｎＬｒＬ＿ｒＬｒＬｒＬｒＬｒＬＴＬ??ｄｋｐｕ￣Ｌｒｍ＿ｒＬｎ＿ｒＬｎ＿ｎｊａ＿ｒＬｒＬＴ??图３－１０级间采样保持电路控制信号??Ｆｉｇｕｒｅ?３－１０?Ｇｏ打ｔｒｏｌ?Ｓｉｇｎａｌ?ｏｆ?Ｉ打ｔｅｒ－Ｓｔａｇｅ?Ｓａｍｐｌｅ?ａｎｄ?Ｈｏｌｄ?Ｃｉｒｃｕｉｔ??在上图３－９中，各级对应的级间采样保持电路的控制时钟依次为ｄｋｎ、??ｃｌｋｐ、ｄｋｎ、ｃｌｋｐ、ｄｋｎ、ｃｌｋｐ，共六级级间采样保持电路。ｃｌｋｎ和ｃｌｋｐ对应??的时序关系如图３－１０所示。在本架构中，约定在控制时钟为高电平时，级??间采样保持电路处于采样阶段，反之则处于保持阶段。在控制信号的起始阶??段，即输入信号加到预放大器的瞬间，ｄｋｎ为高电平１，ｃｌｋｐ为低电平０。??此时，第一级、第Ｈ级和第五级的级间采样保持电路处于采样阶段，第二级、??第四级和第六级的采样保持电路处于保持阶段。输入信号经过预放大器和第??一级折叠插值电路处理Ｗ后，被第一级采样保持电路采样，当控制时钟信号??发生翻转Ｗ后
?第四章超高速ＡＤＣ行为级建模及仿真???上述模型中，变量ｄｖ＿ｒｅｆ是预放大器的线性放大范围，ｄｖ是输入信号??ｖｉｎ和参考电压ｖｒｅｆ的差值，Ｒｓ是预放大器的电阻负载，Ｋｎ、Ｉｓｓｙ？及Ｍ分??别对应的是输入对管的工艺参数差分对尾电流及输入对管的并??联个数。在上述模型中，主要描述了流经负载的差分电流是如何根据输入信??号ｖｉｎ和参考电压ｖｒｅｆ的差值进行分配。具体的分配关系表示为：??化?ｍｐ＝Ｍ＊?Ｋｎ＊。＾?ｓｑｒｔ（（２?＊?Ｉｓｓ／（Ｋｎ＊?－（ｉｖ＊ｄｖ）；??上述关系中，化ｍｐ为代表差分电流的临时变量，在－ｄｖ＿ｒｅｆ＜ｄｖ＜ｄｖ＿ｒｅｆ??范围Ｗ内，预放大器对输入信号ｖｉｎ和参考电压ｖｒｅｆ的差值进行线性放大；??当ｄｖ在上述范围Ｗ外时，预放大器输出端饱和，不再对上述差值进行放大。??
【参考文献】：
期刊论文
[1]1.8V 8 bit 200MS/s折叠插值模数转换器设计[J]. 邹涌,李冬梅. 电子测量技术. 2009(06)
[2]超高速数据采集技术发展现状[J]. 马海潮. 测试技术学报. 2003(04)
博士论文
[1]折叠内插模数转换器的高精度设计研究与实现[D]. 李晓娟.西安电子科技大学 2012
[2]折叠内插模数转换器的高速、低功耗低电压设计方法研究[D]. 林俪.复旦大学 2010
[3]8位、500MS/s高速折叠内插模数转换器设计[D]. 曹寒梅.西安电子科技大学 2008
[4]千兆以太网中低电压高速模数转换器设计研究[D]. 陈诚.复旦大学 2005
[5]宽带无线通信收发信机及其若干关键技术研究[D]. 何松柏.电子科技大学 2003
硕士论文
[1]高速折叠插值模数转换器的设计[D]. 韩志伟.哈尔滨工业大学 2013
[2]64位RISC流核心主流水线的设计及优化[D]. 赵齐.国防科学技术大学 2012
[3]65nm工艺下12比特50兆赫兹流水线模数转换器设计研究[D]. 舒光华.复旦大学 2011
[4]超高速ADC折叠内插结构与电路设计[D]. 刘元.电子科技大学 2010
[5]14比特100兆采样/秒流水线模数转换器[D]. 罗磊.复旦大学 2009
[6]基于0.18μm CMOS工艺的超高速比较器的设计[D]. 韩宝妮.西安电子科技大学 2009
[7]GSPS超高速ADC系统设计与仿真[D]. 熊莉英.电子科技大学 2006
[8]数/模混合电路的行为级设计和验证[D]. 刘晓稳.合肥工业大学 2005
[9]电源芯片中CMOS带隙基准源与微调的设计与实现[D]. 李永红.电子科技大学 2005
本文编号：3344218
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