基于JESD204B标准的高速串行接口设计与实现

发布时间：2021-08-28 17:18

　　新型集成电路设计对转换器分辨率的更高要求,促使转换器速率不断提高,导致现有的CMOS,LVDS等接口电路不能满足转换器的发展需要。用以支持更高速度转换器的接口电路设计己经成为集成电路设计中急需解决的新问题。本文针对上述需求,设计了一种高速串行接口电路,该接口满足JESD204B标准,其速度最高可达12.5Gbps。本文设计的高速串行接口电路是一种连接转换器和接收机（FPGA、ASSP或ASIC）的千兆级串行数据链路。利用串化器/解串器（SerDes）技术,在原有基础上生成新型特殊链路,从而简化高速转换器到接收机（FPGA、ASSP或ASIC）的接口链接。该高速串行接口电路采用添加控制字符和尾字符的方法对输入端进行数据打包,使其形成一系列8位帧数据。使用多项式为1+X14+X15的自行同步加扰器模块,减少频谱尖峰现象及数据误码。论文基于JESD204B标准建立特殊的数据链路层;使用初始化帧同步、初始化通道同步、确定性延迟、帧对齐的监测和校正等方法,提高整个数据链路的传输正确性。同时采用8b/10b编解码方式对数据进行编解码,并生成特殊控制符,用以实现通道对准监控和维护。论文建立了完整的系... 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：70 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
符号对照表
缩略语对照表
第一章 绪论
    1.1 研究的背景与意义
    1.2 国内外研究发展现状
    1.3 论文的主要工作
第二章 JESD204B标准概述
    2.1 JESD204系列标准的分类及区别
        2.1.1 JESD204
        2.1.2 JESD204A
        2.1.3 JESD204B
    2.2 JESD204B标准原理
    2.3 本章小结
第三章 基于JESD204B标准接口设计原理
    3.1 传输层设计原理
    3.2 扰码模块设计原理
    3.3 数据链路层
        3.3.1 代码组同步
        3.3.2 初始化通道同步
        3.3.3 用户数据传输（字符替代）
        3.3.4 链路配置参数
        3.3.5 数据链路层的同步与对齐
        3.3.6 确定性延迟
        3.3.7 JESD204B与JESD204A中信号的兼容性分析
    3.4 8b/10b编解码
    3.5 本章小结
第四章 接口设计方案
    4.1 电路的功能介绍
    4.2 电路的实际架构及模块划分
    4.3 本章小结
第五章 电路仿真结果及分析
    5.1 应用层模块仿真
    5.2 扰码层模块仿真
    5.3 传输层模块仿真
    5.4 8b/10b编解码模块仿真
    5.5 本章小结
第六章 总结与展望
参考文献
致谢
作者简介


【参考文献】：
期刊论文
[1]基于JESD204B协议的数据传输接口设计[J]. 周典淼,徐晖,陈维华,李楠,孙兆林,刁节涛.  电子科技. 2015(10)
[2]JESD204B协议在FPGA/DSP中的应用研究[J]. 顾大晔.  中国集成电路. 2015(05)
[3]JESD204B子类:简介和确定性延迟[J]. Del Jones.  中国电子商情(基础电子). 2015(03)
[4]JESD204B接口协议中的加扰电路设计[J]. 霍兴华,姚亚峰,贾茜茜,陈登.  电视技术. 2014(23)
[5]为什么不需要惧怕JESD204B[J]. Jonathan Harris,Ian Beavers.  中国电子商情(基础电子). 2014(11)
[6]了解JESD204B链路参数[J]. Jonathan Harris.  中国电子商情(基础电子). 2014(10)
[7]JESD204B接口协议中的8B/10B解码器设计[J]. 陈登,姚亚峰,欧阳靖,霍兴华.  电视技术. 2014(19)
[8]以JESD204B开始您的系统设计[J]. lan Beavers.  中国电子商情(基础电子). 2014(06)
[9]原型开发系统:JESD204B转换器和FPGA[J]. Ian Beavers.  今日电子. 2014(04)
[10]JESD204B中的链路同步和对齐[J]. Jonathan Harris.  中国电子商情(基础电子). 2013(09)



本文编号：3368928