新型无结型晶体管特性仿真及性能优化设计
发布时间：2021-09-27 19:44
随着晶体管特征尺寸缩小至10 nm以下,传统Si基MOSFET面临诸多挑战,而新型沟道材料和器件结构将有望进一步提升器件性能。基于绝缘体上锗衬底的无结型晶体管（GOI-JLT）制作工艺简单、电学特性优良,有望在空间电子系统中应用。利用TCAD仿真软件Sentaurus,研究了GOI-JLT的电学特性,提出一种通过调节沟道掺杂分布来优化器件性能的方法。仿真结果表明,沟道采用高斯掺杂分布,能显著降低器件关态漏电流（降低约三个数量级）,提高开关比（提高约三个数量级）,抑制短沟道效应。
【文章来源】：微电子学. 2020,50(01)北大核心
【文章页数】：6 页
【部分图文】：
仿真中GOI-JLT的结构及参数示意图
式中,Na(x,y,z)表示在(x,y,z)处的掺杂浓度;z0和σ分别表示峰值浓度位置和高斯分布标准差;Npeak表示高斯分布的峰值掺杂浓度,仿真中,Npeak设置为1×1019 cm-3。以上分布函数可以通过简单的离子注入工艺来实现,并通过调节离子注入工艺中的注入能量、注入剂量和掩蔽层厚度等来改变分布函数的参数。图5所示为沿z方向高斯掺杂分布的示意图(沿沟道方向截面,z0=4 nm,σ=2 nm),源漏区掺杂浓度固定为5×1019 cm-3。实际制作器件时,为了简化工艺,源漏区可以采用与沟道相同的掺杂分布,不必单独掺杂。在L=25 nm、TGe=10 nm、W=20 nm、Vd=-1 V的条件下进行仿真,高斯分布的峰值位置为z0=0,位于沟道的表面。不同σ下器件的Id-Vg曲线如图6(a)所示,器件源端接地,Vs=0 V。提取出的Ion/Ioff和SS如图6(b)所示。为了进行对比,沟道均匀掺杂(UD)的掺杂浓度与高斯分布相同,均为1×1019 cm-3。从图6(a)可以看出,与均匀掺杂的器件相比,采用高斯分布可以显著降低Ioff,而对Ion的影响很小,因此可以增加开关比。随着σ减小,器件性能的提升更加明显。从图6(b)可以看出,σ=3 nm时,相比于均匀掺杂,Ion/Ioff可以提高约三个数量级,SS也得到明显改善。
z0对GOI-JLT中Ion/Ioff和SS的影响
本文编号：3410514
【文章来源】：微电子学. 2020,50(01)北大核心
【文章页数】：6 页
【部分图文】：
仿真中GOI-JLT的结构及参数示意图
式中,Na(x,y,z)表示在(x,y,z)处的掺杂浓度;z0和σ分别表示峰值浓度位置和高斯分布标准差;Npeak表示高斯分布的峰值掺杂浓度,仿真中,Npeak设置为1×1019 cm-3。以上分布函数可以通过简单的离子注入工艺来实现,并通过调节离子注入工艺中的注入能量、注入剂量和掩蔽层厚度等来改变分布函数的参数。图5所示为沿z方向高斯掺杂分布的示意图(沿沟道方向截面,z0=4 nm,σ=2 nm),源漏区掺杂浓度固定为5×1019 cm-3。实际制作器件时,为了简化工艺,源漏区可以采用与沟道相同的掺杂分布,不必单独掺杂。在L=25 nm、TGe=10 nm、W=20 nm、Vd=-1 V的条件下进行仿真,高斯分布的峰值位置为z0=0,位于沟道的表面。不同σ下器件的Id-Vg曲线如图6(a)所示,器件源端接地,Vs=0 V。提取出的Ion/Ioff和SS如图6(b)所示。为了进行对比,沟道均匀掺杂(UD)的掺杂浓度与高斯分布相同,均为1×1019 cm-3。从图6(a)可以看出,与均匀掺杂的器件相比,采用高斯分布可以显著降低Ioff,而对Ion的影响很小,因此可以增加开关比。随着σ减小,器件性能的提升更加明显。从图6(b)可以看出,σ=3 nm时,相比于均匀掺杂,Ion/Ioff可以提高约三个数量级,SS也得到明显改善。
z0对GOI-JLT中Ion/Ioff和SS的影响
本文编号：3410514
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