一种10位10MS/s自补偿SAR A/D转换器
发布时间：2021-11-12 07:04
基于SMIC 0.18μm CMOS工艺,设计了一种10位自补偿逐次逼近（SAR）A/D转换器芯片。采用5+5分段式结构,将电容阵列分成高5位和低5位;采用额外添加补偿电容的方法,对电容阵列进行补偿,以提高电容之间的匹配。采用线性开关,以提高采样速率,降低功耗。版图布局中,使用了一种匹配性能较好的电容阵列,以提高整体芯片的对称性,降低寄生参数的影响。在输入信号频率为0.956 2MHz,时钟频率为125MHz的条件下进行后仿真,该A/D转换器的信号噪声失真比（SNDR）为61.230 8dB,无杂散动态范围（SFDR）达到75.220 4dB,有效位数（ENOB）达到9.87位。
【文章来源】：微电子学. 2017,47(01)北大核心CSCD
【文章页数】：5 页
【部分图文】：
图１本文设计的ＳＡＲＡ／Ｄ转换器原理框图
第１期戴澜等：一种１０位１０ＭＳ／ｓ自补偿ＳＡＲＡ／Ｄ转换器补偿ＳＡＲＡ／Ｄ转换器电容结构，如图４所示。图４中，桥接电容Ｃｂｒ的值大于传统结构中桥接电容的电容值，为２ｎＣ（ｎ为ＬＳＢ的位），即为单位电容的整数倍。桥式电容Ｃｂｒ将ＤＡＣ电容阵列分为高５位ＭＳＢ和低５位ＬＳＢ２个子序列，其中，ＬＳＢ段总电容（３２Ｃ）与Ｃｂｒ串联后的等效电容（１６Ｃ）是ＭＳＢ段最大电容（８Ｃ）的２倍。本文采用全差分结构，下面以单端为例进行分析。图４自补偿ＳＡＲＡ／Ｄ转换器电容结构（单边）假设ＤＡＣ阵列的１个电容从参考电压切换到地，同时，其他电容都保持不变，那么，比较器的输入电压降为：ΔＶ＝２９－ｎＣ１６Ｃ＋８Ｃ＋４Ｃ＋２Ｃ＋Ｃ＋Ｃ×Ｖｒｅｆ２５，５≤ｎ≤９２４－ｎＣ１６Ｃ＋８Ｃ＋４Ｃ＋２Ｃ＋Ｃ＋Ｃ×Ｖｒｅｆ，１≤ｎ≤４烅烄烆（１）对图４所示的ＳＡＲＡ／Ｄ转换器进行电容补偿，主要从寄生电容以及电容失配两个方面考虑。图４中，ＭＳＢ电容阵列对寄生电容比较敏感，因此，需考虑寄生电容的值，并通过补偿的方法减小寄生电容的影响。设ＣＰ是ＭＳＢ电容阵列与Ｃｂｒ电容之间的寄生电容，通过蒙特卡洛分析将Ｃ调整为电容（Ｃ－ＣＰ），（Ｃ－ＣＰ）与ＣＰ寄生电容并联，并联之后的等效电容值作为单位电容值Ｃ，如图４中的阴影部份所示。此时，如果不考虑单个电容之间的失配，ＭＳＢ与ＬＳＢ电容阵列就可以达到理想匹配。理想情况下，
Ｙ分别与ＶＰ，ＶＱ隔离，从而减小回馈噪声。同时，采用了全差分动态输入结构，有效地抑制了比较器的共模误差。采用如图７所示的Ｂｏｏｔ－ｓｔｒａｐ开关电路对输入电压进行采样，提高了采样的线性度，降低了采样失真。图７中，栅压自举开关管ＭＳ（Ｎ型）的栅源电压近似为电源电压，减小了开关的导通电阻。开关管ＭＳ的开关取决于输入Ｖｉｎ，这使得相同的电荷量带来的影响可能有所不同。此处，采用一个传输门开关ＴＧ和额外的Ｍ１管来弥补采样管的电荷注入。图７Ｂｏｏｔ－ｓｔｒａｐ开关电路图２．３电容阵列版图布局由以上分析可知，ＳＡＲＡ／Ｄ转换器的转换精度主要由它的二进制加权电容网络的精度来确定。制造工艺的限制导致该电容网络的绝对准确度非常低。但是，它的匹配精度相对较高，与精度密切相关的还有工艺参数、电容器结构、电容器尺寸、版图布局等因素［６］。电容阵列的匹配对整体芯片的性能影响很大。本文的ＳＡＲＡ／Ｄ转换器采用如图８所示的电容布局，使各位电容之间得到更好的匹配。电容按照以中心轴对称的方式摆放，匹配的单位电容本身为正方形，以避免周长波动产生匹配误差。图８电容阵列布局图３仿真结果基于Ｃａｄｅｎｃｅ搭建原理图，采用Ｓｐｅｃｔｒｅ软件对整体电路进行仿真。在电源为１．８Ｖ，输入信号频率为０．９５６２ＭＨｚ，时钟频率为１２５ＭＨｚ条件下，对整体版图提参后电路的后仿输出波形进行采样，并进行快速傅立叶变换（ＦＦＴ）频谱分析。由图９和图１０可知，采用补偿结构后，转换器的有效位数由９．４位提高到９．８７位，ＳＮＤＲ为６
本文编号：3490406
【文章来源】：微电子学. 2017,47(01)北大核心CSCD
【文章页数】：5 页
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图１本文设计的ＳＡＲＡ／Ｄ转换器原理框图
第１期戴澜等：一种１０位１０ＭＳ／ｓ自补偿ＳＡＲＡ／Ｄ转换器补偿ＳＡＲＡ／Ｄ转换器电容结构，如图４所示。图４中，桥接电容Ｃｂｒ的值大于传统结构中桥接电容的电容值，为２ｎＣ（ｎ为ＬＳＢ的位），即为单位电容的整数倍。桥式电容Ｃｂｒ将ＤＡＣ电容阵列分为高５位ＭＳＢ和低５位ＬＳＢ２个子序列，其中，ＬＳＢ段总电容（３２Ｃ）与Ｃｂｒ串联后的等效电容（１６Ｃ）是ＭＳＢ段最大电容（８Ｃ）的２倍。本文采用全差分结构，下面以单端为例进行分析。图４自补偿ＳＡＲＡ／Ｄ转换器电容结构（单边）假设ＤＡＣ阵列的１个电容从参考电压切换到地，同时，其他电容都保持不变，那么，比较器的输入电压降为：ΔＶ＝２９－ｎＣ１６Ｃ＋８Ｃ＋４Ｃ＋２Ｃ＋Ｃ＋Ｃ×Ｖｒｅｆ２５，５≤ｎ≤９２４－ｎＣ１６Ｃ＋８Ｃ＋４Ｃ＋２Ｃ＋Ｃ＋Ｃ×Ｖｒｅｆ，１≤ｎ≤４烅烄烆（１）对图４所示的ＳＡＲＡ／Ｄ转换器进行电容补偿，主要从寄生电容以及电容失配两个方面考虑。图４中，ＭＳＢ电容阵列对寄生电容比较敏感，因此，需考虑寄生电容的值，并通过补偿的方法减小寄生电容的影响。设ＣＰ是ＭＳＢ电容阵列与Ｃｂｒ电容之间的寄生电容，通过蒙特卡洛分析将Ｃ调整为电容（Ｃ－ＣＰ），（Ｃ－ＣＰ）与ＣＰ寄生电容并联，并联之后的等效电容值作为单位电容值Ｃ，如图４中的阴影部份所示。此时，如果不考虑单个电容之间的失配，ＭＳＢ与ＬＳＢ电容阵列就可以达到理想匹配。理想情况下，
Ｙ分别与ＶＰ，ＶＱ隔离，从而减小回馈噪声。同时，采用了全差分动态输入结构，有效地抑制了比较器的共模误差。采用如图７所示的Ｂｏｏｔ－ｓｔｒａｐ开关电路对输入电压进行采样，提高了采样的线性度，降低了采样失真。图７中，栅压自举开关管ＭＳ（Ｎ型）的栅源电压近似为电源电压，减小了开关的导通电阻。开关管ＭＳ的开关取决于输入Ｖｉｎ，这使得相同的电荷量带来的影响可能有所不同。此处，采用一个传输门开关ＴＧ和额外的Ｍ１管来弥补采样管的电荷注入。图７Ｂｏｏｔ－ｓｔｒａｐ开关电路图２．３电容阵列版图布局由以上分析可知，ＳＡＲＡ／Ｄ转换器的转换精度主要由它的二进制加权电容网络的精度来确定。制造工艺的限制导致该电容网络的绝对准确度非常低。但是，它的匹配精度相对较高，与精度密切相关的还有工艺参数、电容器结构、电容器尺寸、版图布局等因素［６］。电容阵列的匹配对整体芯片的性能影响很大。本文的ＳＡＲＡ／Ｄ转换器采用如图８所示的电容布局，使各位电容之间得到更好的匹配。电容按照以中心轴对称的方式摆放，匹配的单位电容本身为正方形，以避免周长波动产生匹配误差。图８电容阵列布局图３仿真结果基于Ｃａｄｅｎｃｅ搭建原理图，采用Ｓｐｅｃｔｒｅ软件对整体电路进行仿真。在电源为１．８Ｖ，输入信号频率为０．９５６２ＭＨｚ，时钟频率为１２５ＭＨｚ条件下，对整体版图提参后电路的后仿输出波形进行采样，并进行快速傅立叶变换（ＦＦＴ）频谱分析。由图９和图１０可知，采用补偿结构后，转换器的有效位数由９．４位提高到９．８７位，ＳＮＤＲ为６
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