基于RFSOC系统的频率合成器的研究
发布时间：2021-11-15 03:03
PLL作为频率合成器（FS）被广泛的应用于数字电路和模拟电路中。随着电子技术的不断发展,数字电路中的主频已经远远超越百兆赫兹,随便一个手机内核的计算主频都在1.5GHz以上。在模拟通信中,高频率的载波更是不可避免。虽然晶体振荡器（crystal oscillator）能够产生高相位噪声的频率信号,但是其频率很难达到吉赫兹级别,而且频率越高,晶体的不一致性也越严重,所以现在吉赫兹的频率通常是用一个高质量的低频时钟和一个频率合成电路产生。低频信号通常由高质量的DCXO、TCXO等晶体振荡器产生,然后用一个压控振荡器（VCO）等电路组成的锁相环系统产生高频率时钟或者载波信号。本文以5.8GHz电子不停车收费系统（ETCs）为背景,提供一个5.76 GHz的PLL频率合成器的设计。文章主要针对PLL技术中的如下几点进行讨论:1.低参考毛刺和相位噪声:本文分析了PLL的环路工作原理,然后提出了利用降低电荷泵的失配电流、控制PFD的复位延迟时间、并使用一个较小的KVCO来降低PLL的时钟毛刺和相位噪声的方法。2.小数分频器的实现:为满足ETC系统需要,本...
【文章来源】：天津理工大学天津市
【文章页数】：70 页
【学位级别】：硕士
【部分图文】：
(A)VCO自由振荡频谱测试(B)PLL锁定之后的频谱测试
(b)图 4-2 (a) 2 分频仿真结果 (b)3 分频仿真结果如图 4-2(a)和(b)分别是分频系数为 2 和 3 时的仿真图。对于低速度的分频器而一般的触发器就能够达到要求，但是随着频率的升高，很可能在前级的分频中出，所以本设计在第一级分频器中使用了 TSPC 结构的 D 触发器，如图 4-3 所示。VDDCLKD1D2Q1Qn
2/3_TSPCFIFOMOMIP0VDDDIV2/3FI FOMOMIP1DIV2/3FI FOMOMIP2DIV2/3FI FOMOMIP3DIV2/3FI FOMOMIP4图 4-4 多模分频器(32~64)的结构图 4-4 是本设计的多模分频器，由 5 个 2/3 分频系数的分频器组成,第一级采用 TSPC结构的 D 触发器构成的 2/3 分频器组成，其余的都是普通结构的 D 触发器。其中 INP是时钟输入端，FRE_32M 是分频器的输出，P0~P4 是分频器控制端口。当 P0~P4=00000时，分频器的分频系数时 32，公式 4-1 是分频系数和 P0~P4 的关系。4iDIV ii =0N = 32 + (P 2 )(4-1)所以，当 P0~P4=00101 时，分频系数应该是 52，如图 4-5 所示是对应的仿真图。
【参考文献】：
期刊论文
[1]一种宽带频率综合器快速自动频率校准技术[J]. 谢靖,陈侃松,王德志,蒋碧波. 微电子学. 2015(06)
[2]一种高性能鉴频鉴相器的设计[J]. 吕荫学,刘梦新,罗家俊,叶甜春. 半导体技术. 2012(07)
[3]锁相环相位噪声的研究与仿真[J]. 杨沛,张磊,王平连,李绪志. 电子测量技术. 2009(04)
[4]现代频率合成技术的研究进展[J]. 杨檍,鲍景富. 电讯技术. 2007(02)
[5]电感电容压控振荡器调谐曲线的时域分析[J]. 唐长文,何捷,菅洪彦,张海青,闵昊. 电子学报. 2005(08)
[6]片上系统的设计技术及其研究进展[J]. 慈艳柯,陈秀英,吴孙桃,郭东辉. 半导体技术. 2001(07)
博士论文
[1]基于CMOS工艺的射频毫米波锁相环集成电路关键技术研究[D]. 刘法恩.东南大学 2015
硕士论文
[1]锁相环频率合成器系统级设计研究[D]. 刘伟忠.电子科技大学 2016
[2]小数分频器的研究与设计[D]. 詹海挺.杭州电子科技大学 2012
[3]应用于无线通信多模接收机的频率综合器的研究与设计[D]. 黄德平.复旦大学 2010
[4]锁相环频率合成器中的多模分频器设计[D]. 宋阳.天津大学 2010
[5]一种电荷泵锁相环频率合成器的设计与研究[D]. 黄召军.江南大学 2009
[6]一种2.4 GHz Delta-Sigma小数型频率合成器的研究[D]. 兰金保.哈尔滨工业大学 2009
[7]基于DDS的任意波形发生器设计与实现[D]. 胡力坚.西安电子科技大学 2009
[8]ΔΣ小数频率合成器中的小数分频器设计[D]. 周永奇.天津大学 2008
[9]电荷泵锁相环的基础研究[D]. 陈文焕.电子科技大学 2005
本文编号：3495897
【文章来源】：天津理工大学天津市
【文章页数】：70 页
【学位级别】：硕士
【部分图文】：
(A)VCO自由振荡频谱测试(B)PLL锁定之后的频谱测试
(b)图 4-2 (a) 2 分频仿真结果 (b)3 分频仿真结果如图 4-2(a)和(b)分别是分频系数为 2 和 3 时的仿真图。对于低速度的分频器而一般的触发器就能够达到要求，但是随着频率的升高，很可能在前级的分频中出，所以本设计在第一级分频器中使用了 TSPC 结构的 D 触发器，如图 4-3 所示。VDDCLKD1D2Q1Qn
2/3_TSPCFIFOMOMIP0VDDDIV2/3FI FOMOMIP1DIV2/3FI FOMOMIP2DIV2/3FI FOMOMIP3DIV2/3FI FOMOMIP4图 4-4 多模分频器(32~64)的结构图 4-4 是本设计的多模分频器，由 5 个 2/3 分频系数的分频器组成,第一级采用 TSPC结构的 D 触发器构成的 2/3 分频器组成，其余的都是普通结构的 D 触发器。其中 INP是时钟输入端，FRE_32M 是分频器的输出，P0~P4 是分频器控制端口。当 P0~P4=00000时，分频器的分频系数时 32，公式 4-1 是分频系数和 P0~P4 的关系。4iDIV ii =0N = 32 + (P 2 )(4-1)所以，当 P0~P4=00101 时，分频系数应该是 52，如图 4-5 所示是对应的仿真图。
【参考文献】：
期刊论文
[1]一种宽带频率综合器快速自动频率校准技术[J]. 谢靖,陈侃松,王德志,蒋碧波. 微电子学. 2015(06)
[2]一种高性能鉴频鉴相器的设计[J]. 吕荫学,刘梦新,罗家俊,叶甜春. 半导体技术. 2012(07)
[3]锁相环相位噪声的研究与仿真[J]. 杨沛,张磊,王平连,李绪志. 电子测量技术. 2009(04)
[4]现代频率合成技术的研究进展[J]. 杨檍,鲍景富. 电讯技术. 2007(02)
[5]电感电容压控振荡器调谐曲线的时域分析[J]. 唐长文,何捷,菅洪彦,张海青,闵昊. 电子学报. 2005(08)
[6]片上系统的设计技术及其研究进展[J]. 慈艳柯,陈秀英,吴孙桃,郭东辉. 半导体技术. 2001(07)
博士论文
[1]基于CMOS工艺的射频毫米波锁相环集成电路关键技术研究[D]. 刘法恩.东南大学 2015
硕士论文
[1]锁相环频率合成器系统级设计研究[D]. 刘伟忠.电子科技大学 2016
[2]小数分频器的研究与设计[D]. 詹海挺.杭州电子科技大学 2012
[3]应用于无线通信多模接收机的频率综合器的研究与设计[D]. 黄德平.复旦大学 2010
[4]锁相环频率合成器中的多模分频器设计[D]. 宋阳.天津大学 2010
[5]一种电荷泵锁相环频率合成器的设计与研究[D]. 黄召军.江南大学 2009
[6]一种2.4 GHz Delta-Sigma小数型频率合成器的研究[D]. 兰金保.哈尔滨工业大学 2009
[7]基于DDS的任意波形发生器设计与实现[D]. 胡力坚.西安电子科技大学 2009
[8]ΔΣ小数频率合成器中的小数分频器设计[D]. 周永奇.天津大学 2008
[9]电荷泵锁相环的基础研究[D]. 陈文焕.电子科技大学 2005
本文编号：3495897
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