8位高速A/D转换器的研究与设计
发布时间：2021-11-28 07:18
模数转换器是连接模拟世界与数字世界的纽带,特别在当下,数字系统和模拟系统已经覆盖了生活的方方面面。高速移动通信、无线网络以及军事雷达等领域对数据的传输和处理速度要求越来越快,这对系统中模数转换器的速度要求也越来越高。流水线折叠插值A/D转换器继承了快闪型A/D转换器速度快的优势,突破了快闪型A/D转换器精度上的瓶颈,成为近年来高速中等精度A/D转换器的研究热点。本文首先对折叠插值A/D转换器的基本原理以及常用的架构做了简要介绍,在了解折叠插值A/D转换器基本原理基础上,研究并设计单通道采样速率达到1GS/s精度为8位的折叠插值A/D转换器,研究影响其速度的关键因素。为了达到1GS/s的高采样速率,首先从系统架构方面进行考虑:采用并联和级联混合的折叠结构,降低倍频效应对电路带宽的影响;采用消除粗量化通道的流水线折叠插值架构,在每级折叠器之后插入采样保持电路形成分布式采样保持电路结构,使每级可以并行的处理信号;采用5级流水线级联插值架构来实现8位精度要求。根据构造的折叠插值A/D转换器架构参数,利用Matlab&Simulink实现了折叠插值A/D转换器的模型建立,从功能上说明理论...
【文章来源】：合肥工业大学安徽省 211工程院校 教育部直属院校
【文章页数】：92 页
【学位级别】：硕士
【部分图文】：
预放大器模型
图 3.23 输入的模拟信号Fig 3.23 Input analog signal另一端输入固定电压值的参考电压，得到27对差分信号，从这27个预放取的两对差分信号输入到比较器量化，仿真结果如图3.24所示，当输入电
Fig 3.23 Input analog signal另一端输入固定电压值的参考电压，得到27对差分信号，从这27个预放大器中抽取的两对差分信号输入到比较器量化，仿真结果如图3.24所示，当输入电压等于参考电压时产生过零点，即差分信号的共模点为过零点。图 3.24 第 0 级比较器输入信号Fig 3.24 The zero stage input signal of comparators以上是对预放大器级的理想建模，从仿真结果可以看出与理论分析的结果相同，并且预放大器对信号有了一定的放大功能，对后级比较器和折叠器的增益要求降低了，有助于增加比较器和折叠器的带宽。（2）折叠器的建模预放大器的建模已经产生了 27 个过零点，折叠器的作用就是将前面产生的 27个过零点折叠成为新的信号输出。折叠器的输出信号频率与折叠率成正比关系，为了使倍频效应降到最低
【参考文献】：
期刊论文
[1]12位800 MS/s ADC设计[J]. 张正平,徐骅,王永禄,马莉,杨世福. 微电子学. 2014(05)
[2]A 2 GS/s 8-bit folding and interpolating ADC in 90 nm CMOS[J]. 贺文伟,孟桥,张翼,唐凯. Journal of Semiconductors. 2014(08)
[3]一个低功耗1G-samples/s,6-bit折叠插值ADC芯片设计[J]. 李政,张盛,刘萌萌,杨津,林孝康. 电路与系统学报. 2012(01)
[4]A 10-bit 100-MS/s CMOS pipelined folding A/D converter[J]. 李晓娟,杨银堂,朱樟明. 半导体学报. 2011(11)
硕士论文
[1]超高速折叠内插模数转换器Simulink行为级建模[D]. 王敬轩.西安电子科技大学 2015
本文编号：3523967
【文章来源】：合肥工业大学安徽省 211工程院校 教育部直属院校
【文章页数】：92 页
【学位级别】：硕士
【部分图文】：
预放大器模型
图 3.23 输入的模拟信号Fig 3.23 Input analog signal另一端输入固定电压值的参考电压，得到27对差分信号，从这27个预放取的两对差分信号输入到比较器量化，仿真结果如图3.24所示，当输入电
Fig 3.23 Input analog signal另一端输入固定电压值的参考电压，得到27对差分信号，从这27个预放大器中抽取的两对差分信号输入到比较器量化，仿真结果如图3.24所示，当输入电压等于参考电压时产生过零点，即差分信号的共模点为过零点。图 3.24 第 0 级比较器输入信号Fig 3.24 The zero stage input signal of comparators以上是对预放大器级的理想建模，从仿真结果可以看出与理论分析的结果相同，并且预放大器对信号有了一定的放大功能，对后级比较器和折叠器的增益要求降低了，有助于增加比较器和折叠器的带宽。（2）折叠器的建模预放大器的建模已经产生了 27 个过零点，折叠器的作用就是将前面产生的 27个过零点折叠成为新的信号输出。折叠器的输出信号频率与折叠率成正比关系，为了使倍频效应降到最低
【参考文献】：
期刊论文
[1]12位800 MS/s ADC设计[J]. 张正平,徐骅,王永禄,马莉,杨世福. 微电子学. 2014(05)
[2]A 2 GS/s 8-bit folding and interpolating ADC in 90 nm CMOS[J]. 贺文伟,孟桥,张翼,唐凯. Journal of Semiconductors. 2014(08)
[3]一个低功耗1G-samples/s,6-bit折叠插值ADC芯片设计[J]. 李政,张盛,刘萌萌,杨津,林孝康. 电路与系统学报. 2012(01)
[4]A 10-bit 100-MS/s CMOS pipelined folding A/D converter[J]. 李晓娟,杨银堂,朱樟明. 半导体学报. 2011(11)
硕士论文
[1]超高速折叠内插模数转换器Simulink行为级建模[D]. 王敬轩.西安电子科技大学 2015
本文编号：3523967
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