一种采用时域比较器的低功耗逐次逼近型模数转换器的设计

发布时间：2022-12-09 20:13

　　基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器（successive approximation register analog-to-digital convertor,SAR ADC）.与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1 V,采样率308 kS/s,信号幅度0.9 V的情况下,有效位数（ENOB）为9.45 bits,功耗为13.48μW. 

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【文章目录】：
1 SAR ADC整体结构
2 电路设计
    2.1 栅压自举开关
    2.2 时域比较器
    2.3 控制逻辑单元及时序
3 仿真结果与分析
4 结 论


【参考文献】：
期刊论文
[1]Fully-Differential Multichannel Integrated Neural Signal Recording Front-End[J]. Xiaoran Li,Shun’an Zhong,Haidong Yang,Libin Yao.  Journal of Beijing Institute of Technology. 2017(02)
[2]A/D器件的发展[J]. 林朋飞,陈少昌.  微型机与应用. 2016(18)
[3]逐次逼近（SAR）模数转换器进展[J]. 刘萌,马奎,刘娇,傅兴华.  电子设计工程. 2015(15)

硕士论文
[1]低压、低功耗、高精度的逐次逼近型ADC设计[D]. 黄海.电子科技大学 2013



本文编号：3715300